【正文】 peripheral model can be FP GA as a micro processors, peripherals, from the microprocessor to its programming. How to achieve rapid timing closure and lower power consumption and cost, optimize and reduce the FP GA clock management in parallel with the PC B design plexity of such issues has been the use of FPGA system design engineers need to consider the key issues. Now, with the FP GA to a higher density, greater capacity, lower power consumption, and integrate more IP39。 masterslave mode can support a PRO M programming mult ichip F PGA。不過，你不必獨自面對這些挑戰(zhàn)，因為在當(dāng)前業(yè)內(nèi)領(lǐng)先的 F PGA 公司里工作的應(yīng)用工程師每天都會面對這些問題，而且他們已經(jīng)提出了一些將令你的設(shè)計工作變得更輕松的設(shè)計指導(dǎo)原則和解決方案 。 Actel 產(chǎn)品主要基于反熔絲工藝和 F LAS H 工藝。不久以前， S ynplicity 與 X ilinx 宣布成立超大容量時序收斂聯(lián)合工作小組，旨在最大程度幫助地系統(tǒng)設(shè)計工程師以更快、更高效的方式應(yīng)用 65nm F PGA 器件。此外，針對不同應(yīng)用而集成的更多數(shù)量的邏輯功能、 DSP、嵌入式處理和接口模塊，也讓時鐘管理和電壓分配問題變得更加困難。 例如，領(lǐng)先 FP GA 廠商 Xilinx 最近推出的 Virtex5 系列采用 65nm工藝，可提供高達(dá) 33 萬個邏輯單元、 1,200 個 I/O 和大量硬 IP 塊。 如何實現(xiàn)快速的時序收斂、降低功耗和成本、優(yōu)化時鐘管理并降低 FP GA 與 PC B 并行設(shè)計的復(fù)雜性等問題，一直是采用 FP GA 的系統(tǒng)設(shè)計工程師需要考慮的關(guān)鍵問題。因此， F PGA 28 的使用非常靈活。當(dāng)需要修改 F PGA 功能時，只需換一片 EP ROM 即可。掉電后， F PGA 恢復(fù)成白片 ，內(nèi)部邏輯關(guān)系消失，因此， FP GA 能夠反復(fù)使用。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 可以說， F PGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 4. FPGA 是 AS IC 電路中設(shè)計周期最短、開發(fā)費用最低、風(fēng)險最小的器件之一。 2. FPGA 可做其它全定制或半定制 AS IC 電路的中試樣片。 2. FPGA 工作原理 FPGA 采用了邏輯單元陣列 LC A（ Logic Cell Array）這樣一個概念，內(nèi)部包括可配置邏輯模塊 C LB（ C onfigurable Logic Block）、輸出輸入模塊 IO B（ Input O utput Block）和內(nèi)部連線（ Interconnect）三個部分。允許他們的設(shè)計隨著系統(tǒng)升級或者動態(tài)重新配置而改變。 CPLD 和 FP GA 另外一個區(qū)別是大多數(shù)的 F P GA 含有高層次的內(nèi)置模塊（比如加法器和乘法器）和內(nèi)置的記憶體。這樣的結(jié)果是缺乏編輯靈活性，但是卻有可以預(yù)計的延遲時間和邏輯單元對連接單元高比率的優(yōu)點。 CP LD 是一個有點限制性的結(jié)構(gòu)。 CP LD 邏輯門的密度在幾千到幾萬個邏輯單元之間，而 FP GA 通常是在幾萬到幾百萬。 早在 1980 年代中期， FP GA 已經(jīng)在 P LD 設(shè)備中扎根。廠商也可能會提供便宜的但是編輯能力差的 FP GA。 FPGA 一般來說比 ASIC（專用集成芯片）的速度要慢，無法完成復(fù)雜的設(shè)計，而且消耗更多的電能。 系統(tǒng)設(shè)計師可以根據(jù)需要通過可編輯的連接把 FP GA 內(nèi)部的邏輯塊連接起來，就好像一個電路試驗板被放在了一個芯片里。這些可編輯元件可以被用來實現(xiàn)一些基本的邏輯門電路（比如 AN D、 OR、 XOR、 NO T）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。它是作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。 由于自身水平有限，設(shè)計中一定存在很多不足之處，敬請各位老師批評指正。但是我將在以后的工作和學(xué)習(xí)中繼續(xù)努力、不斷完善。 通過這次畢業(yè)設(shè)計，使我深刻地認(rèn)識到學(xué)好專業(yè)知識的重要性，也理解了 理論聯(lián)系實際的含義，并且檢驗了大學(xué)四年的學(xué)習(xí)成果。同時本系實驗室的開放也為我的設(shè)計提供了實習(xí)場地。經(jīng)過自己不斷的實踐 努力以及王暕來老師的耐心指導(dǎo)和熱情幫助，本設(shè)計已經(jīng)圓滿完成。 針對以上不完善之處，本人希望 能夠有后來者對此進(jìn)行進(jìn)一步研究和探索，更希望通過我們不斷地努力，使 FPGA 這一新興的邏輯器件能夠更好的為我們的工業(yè)生產(chǎn)、科學(xué)研究效力。 2. FPGA 在更多領(lǐng)域的應(yīng)用開拓需要了解 。 4. 利用原理圖輸入的方法實現(xiàn)十進(jìn)制數(shù)字頻率計的設(shè)計； 5. 利用 VHDL 語言實現(xiàn)數(shù)字頻率計的設(shè)計； 同時，由于本次設(shè)計涉及的內(nèi)容廣泛，限于本人能力、時間和條件的原因，作者認(rèn)為論文中還有不足，還有需要進(jìn)一步深入研究的地方，現(xiàn)羅列如下。 2. 完成市場上主流 FPGA 公司產(chǎn)品及的性能特點分析比較 。無論是通信、數(shù)字信號處理，還是儀器儀表、家用電器，用 FPGA 來實現(xiàn)電子設(shè)計可以在滿足功能、性能的雙重要求下，體現(xiàn)它的成本優(yōu)勢。 23 結(jié) 論 綜上所述，我們可以看到自從 FPGA 出現(xiàn)，以 FPGA 為代表的數(shù)字系統(tǒng)現(xiàn)場集成技術(shù)就開始在電子設(shè)計領(lǐng)域展示它越來越重要的作用 。當(dāng)測周期的時候，要以頻率計提供的基準(zhǔn)信號作為時鐘信號，因為頻率計提供的時基頻率大于輸入信號的頻率，在輸入信號周期內(nèi)，計算頻率計基準(zhǔn)信號的周期數(shù)目， 再 乘以基準(zhǔn)信號頻率， 即 輸入信號的 頻率值 。當(dāng)要使用測頻法的時候，要以輸入信號作為時鐘信號，因為輸入信號的頻率大于頻率計提供的基準(zhǔn)頻率，在頻率計提供的基準(zhǔn)信號周期內(nèi)，計算輸入信號的周期數(shù)目，再乘以頻率計的基準(zhǔn)頻率，就是輸入信號的頻率值了。 改進(jìn) 方案 由于該設(shè)計的基準(zhǔn)頻率為 1Hz，如果要測量 的頻率的話就顯的捉襟見肘了，因此 為了克服時鐘頻率小于基準(zhǔn)頻率時無法測頻的情況 ，需 設(shè)計 一 個測頻法和測周期相結(jié)合的頻率計。 22 第 五 章 仿真結(jié)果分析及改進(jìn) 結(jié)果分析 本設(shè)計采用自頂向下的設(shè)計思路，利用 Verilog 硬件描述語言對頻率計進(jìn)行設(shè)計，利用 Modelsim 這一業(yè)內(nèi)十分優(yōu)秀的仿真軟件對頻率計的核心模塊進(jìn)行仿真，并在 Q uartus II 綜合開發(fā)軟件上對設(shè)計進(jìn)行編譯優(yōu)化和總體仿真。以下是幾組仿真結(jié)果。 reg1 u4 ( .load(load),.din(dout),.dout(qt))。 clkdiv u2 (.clk(clk), .clk1(clk1))。 wire [31:0] dout。 output [31:0] qt。 input clk。元件例化語句由兩部分組成，前一部分是對一個現(xiàn)成的設(shè)計實體定義 為一個元件，第二部分則是此元件與當(dāng)前設(shè)計實體中的連接說明。如上所說，這個元件可以是來自FPGA 元件庫中的元件，它們可能是以別的硬件描述語言，如 Verylog 設(shè)計的實體。 元件例化是可以多層次的，在一個設(shè)計實體中被調(diào)用安插的元件本身也可以是一個低層次的當(dāng)前設(shè)計實體，因而可以調(diào)用其它的元件，以便構(gòu)成更低層次的電路模塊。 在一個結(jié)構(gòu)體中調(diào)用子程序，包括并行過程的調(diào)用非常類似于元件例化，因為通過調(diào)用，為當(dāng)前系統(tǒng)增加了一個類似于元件的功能模塊。 在這里，當(dāng)前設(shè)計實體相當(dāng)于一個較大的電路系統(tǒng)，所定義的例化元件相當(dāng)于一個要插在這個電路系統(tǒng)板上的芯片，而當(dāng)前設(shè)計實體中指定的端口則相當(dāng)于這塊電路板上準(zhǔn)備接受此芯片的一個插座。 19 圖 45： 32 位鎖存器模塊仿真圖 頂層模塊的設(shè)計 在頻率計各個模塊設(shè)計完成后，需要將各個模塊按照相應(yīng)關(guān)系組合起來，這就是頂層模塊的元件例化過程。 always (posedge load) begin dout[31:0]=din[31:0]。 output[31:0] dout。 input load。 tm10 u8 (.clk(w9), .clr(clr), .ena(ena), .co(), .qt(qt[31:28]))。 tm10 u6 (.clk(w7), .clr(clr), .ena(ena), .co(w8), .qt(qt[23:20]))。 tm10 u4 (.clk(w5), .clr(clr), .ena(ena), .co(w6), .qt(qt[15:12]))。 tm10 u2(.clk(w3), .clr(clr), .ena(ena), .co(w4), .qt(qt[7:4]))。 wire w3,w4,w5,w6,w7,w8,w9。 output co。 input clr。以下為元件例化的源程序： module tm8(clk, clr, ena, co, qt)。 end end end end endmodule 用 Modelsim 進(jìn)行仿真，結(jié)果如 圖 43 所示 ： 圖 43：十進(jìn)制計數(shù)模塊仿真圖 可見在 clr 和 ena 的作用下當(dāng)計數(shù)器由 0 計到 9 后，計數(shù)器清零重新計數(shù)，并在 0 時產(chǎn)生一個進(jìn)位信號 co 供下一級計數(shù)器作為時鐘輸入。 co=139。 end else begin qt=qt+139。 co=139。 b1001) begin 16 qt=439。b0。d0。 reg [3:0] qt。 output [3:0] qt。 input clk,clr,ena。 十進(jìn)制計數(shù)模塊的設(shè)計 計數(shù)模塊是頻率計的核心部分，其有三個輸入，兩個輸出信號組成， ena 為輸入時鐘使能信號， clr 為輸入清零信號， clk 為輸入時鐘觸發(fā)信號； co 為進(jìn)位信號為下一級計數(shù)器時鐘信號， qt 為輸出的4 為 2 進(jìn)制數(shù)據(jù)。 endmodule 運用 Q uartus II 軟件自帶仿真器進(jìn)行仿真的結(jié)果如圖 42 所示。 assign load=~div2clk。 !div2clk) clr_t=1。 always (posedge clk1) div2clk=~ div2clk。 wire tsten,load。 output tsten,clr_t,load。該模塊的設(shè)計尤為重要，其源代碼為： module testctl(clk1,tsten,clr_t,load)。然后根據(jù)測頻的時序要求，可得到 load 和 clr_ 的邏輯描述。為了產(chǎn)生這個時序，需建立一個由 D 觸發(fā)器構(gòu)成的 2 分頻器，在每次時鐘 clk上升沿到來時其值翻轉(zhuǎn)。鎖存信號之后，必須有一個 clr_t 清零信號對計數(shù)器清零，為下一秒計數(shù)做準(zhǔn)備。在停止計數(shù)器件，首先需要一個鎖存信號 load 的上跳沿將計數(shù)器在前 1 秒的計數(shù)值鎖存進(jìn)鎖存器 reg1 中一段時間后穩(wěn)定輸出。這就要求測頻控制信號發(fā)生模塊的計數(shù)使能信號 teten 能產(chǎn)生一個 1s脈寬的周期信號，并對頻率計的每一個計數(shù)器 tm10 的 ena 使能端進(jìn)行同步控制。 圖 41：分頻模塊仿真圖 由上圖可見當(dāng)時鐘計數(shù)到第 500 個時，輸出信號發(fā)生跳變，又經(jīng)過 500 個時鐘周期后再次跳變，因此上述代碼達(dá)到了 1000 分頻的