【正文】 由于其產(chǎn)生的速率快 ,且基本不受級數(shù) n 的影響 ,因而該 m 序列產(chǎn)生方法具有較強(qiáng)的適應(yīng)性和較廣的應(yīng)用范圍 ,尤其適用于級數(shù) n 可變基于 FPGA 的ｍ序列發(fā)生器 19 的應(yīng)用場合。由此可見 ,系統(tǒng)延時(shí)受級數(shù) n的 影響較小。圖 51 中 m 序列在 571599ns 開始輸出 ,系統(tǒng)延時(shí) 221599ns。由圖 4 可知 ,m 序列的每一位的寬度均為一個(gè)時(shí)鐘周期 。 仿真分析 在 QuartusII上對級數(shù) n分別為 3~29的 m序列發(fā)生器進(jìn)行了仿真 ,給出了級數(shù) n分別為 3和 29 的 m序列發(fā)生器的仿真結(jié)果 (圖 51),并對系統(tǒng)的延時(shí)進(jìn)行分析。G[0, 27]是位于地址 addr [4, 0]的反饋系數(shù)表存儲器中輸出的反饋系數(shù) 。 clk 為器件的工作時(shí)鐘 。 END PROCESS。 S (0) =X。 end if。 exa: FOR i IN n1 DOWNTO 1 LOOP if (G (i1) = (0.) then S (i) =S (i1)。 END CASE。 WHEN/110100=X=S (27)。 WHEN/000010=X=S (2)。 ELSIF (CLK39。依此 類推。如當(dāng)輸入 addr [4, 0]為 00000 時(shí) ,反饋信號 X=S(1),這樣就生成了一個(gè) 3 級的 m 序列發(fā)生器 ?？捎靡粋€(gè)信號 X 來表征相應(yīng)級數(shù)的 Galois 型結(jié)構(gòu)中的反饋特征 ,X 在移位寄存器狀態(tài)輸出(S(1), S(28))中取值。 end feedTable。 end if。 process (rst, addr1, addr, data1) begin if rst= feedfactor =data1 (addr1)。 signal addr1 : integer range 0 to 26。 architecture feedTable of rom is type memory is array (0 to 26) of std _ logic _ vector (0 to 27)。 feedfactor : out std _ logic _ vector (0 to 27))。 該模塊的 VHDL 程序如下 基于 FPGA 的ｍ序列發(fā)生器 17 entity rom is port (rst : in std _ logic。故存儲器中要存儲 27 組反饋系數(shù)值 ,若設(shè)計(jì)級數(shù)的最小級數(shù)為 ns,最大級數(shù)為 ne,則 E2PROM 的地址空間范圍是從 0 至 nens。 基于 FPGA 的ｍ序列發(fā)生器 16 5 m 序列生成器仿真分析 圖 51 m序列生成器框圖 反饋系數(shù)表存儲器設(shè)計(jì) 反饋系數(shù)表存儲器設(shè)計(jì) 設(shè)計(jì) Galois 型反饋系數(shù)表存儲器結(jié)構(gòu)如圖 52所示。這是一個(gè)不錯(cuò)的行業(yè)，有很好的個(gè)人成功機(jī)會。這種＂山寨＂味很濃的系統(tǒng)早期優(yōu)勢不一定很明顯，類似 ARM 系統(tǒng)的境況但若能慢慢發(fā)揮出 FPGA 的優(yōu)勢，逐漸實(shí)現(xiàn)一些特色系統(tǒng)也是一種發(fā)展方向。 電路設(shè)計(jì)中 FPGA 的應(yīng)用：連接邏輯，控制邏輯是 FPGA 早期發(fā)揮作用比較大的領(lǐng)域也是 FPGA 應(yīng)用的基石．事實(shí)上在電路設(shè)計(jì)中應(yīng)用 FPGA 的難度還是比較大的這要求開發(fā)者要具備相應(yīng)的硬件知識（電路知識）和軟件應(yīng)用能力（開發(fā)工具）這方面的人才總是緊缺的，往往都從事新技術(shù)，新產(chǎn)品的開發(fā)成功的產(chǎn)品將變成市場主流基礎(chǔ)產(chǎn)品供產(chǎn)品設(shè)計(jì)者應(yīng) 用在不遠(yuǎn)的將來，通用和專用 IP 的設(shè)計(jì)將成為一個(gè)熱門行業(yè)！搞電路設(shè)計(jì)的前提是必須要具備一定的硬件知識．在這個(gè)層面，干重于學(xué)，當(dāng)然，快速基于 FPGA 的ｍ序列發(fā)生器 15 入門是很重要的，越好的位子越不等人電路開發(fā)是黃金飯碗． 產(chǎn)品設(shè)計(jì)：把相對成熟的技術(shù)應(yīng)用到某些特定領(lǐng)域如通訊，視頻，信息處理等等開發(fā)出滿足行業(yè)需要并能被行業(yè)客戶接受的產(chǎn)品這方面主要是 FPGA 技術(shù)和專業(yè)技術(shù)的結(jié)合問題，另外還有就是與專業(yè)客戶的界面問題產(chǎn)品設(shè)計(jì)還包括專業(yè)工具類產(chǎn)品及民用產(chǎn)品，前者重點(diǎn)在性能，后者對價(jià)格敏感產(chǎn)品設(shè)計(jì)以實(shí)現(xiàn)產(chǎn)品功能為主要目的，F(xiàn)PGA 技術(shù)是一個(gè)實(shí)現(xiàn)手段在這 個(gè)領(lǐng)域， FPGA 因?yàn)榫邆浣涌?，控制，功?IP，內(nèi)嵌 CPU等特點(diǎn)有條件實(shí)現(xiàn)一個(gè)構(gòu)造簡單，固化程度高，功能全面的系統(tǒng)產(chǎn)品設(shè)計(jì)將是 FPGA技術(shù)應(yīng)用最廣大的市場，具有極大的爆發(fā)性的需求空間產(chǎn)品設(shè)計(jì)對技術(shù)人員的要求比較高，路途也比較漫長不過現(xiàn)在整個(gè)行業(yè)正處在組建＂首發(fā)團(tuán)隊(duì)＂的狀態(tài)，只要加入，前途光明產(chǎn)品設(shè)計(jì)是一種職業(yè)發(fā)展方向定位，不是簡單的愛好就能做到的！產(chǎn)品設(shè)計(jì)領(lǐng)域會造就大量的企業(yè)和企業(yè)家，是一個(gè)近期的發(fā)展熱點(diǎn)和機(jī)遇。開關(guān)功耗與短路功耗合在一起稱為動(dòng)態(tài)功耗。漏電功耗是 CMOS工藝普遍存在的寄生效應(yīng)引起的。 基于 CMOS 的設(shè)計(jì)主要消耗三類功率：內(nèi)部的（短路）、漏電的（靜態(tài)的）以及開關(guān)的（電容）。 你咨詢一位布局專家的時(shí)間越晚，你就越有可能需要去處理一些復(fù)雜的問題和設(shè)計(jì)反復(fù)，而這些可能可以通過一些前期分析加以避免。 這將使你在設(shè)計(jì)的初始階段就和布局工 程師一起工作，共同規(guī)劃 PCB 的走線、冗余規(guī)劃、散熱問題和信號完整性。然后通過使用供應(yīng)商提供的工具或使用一個(gè)文本編輯器手動(dòng)創(chuàng)建一個(gè)限制文件，為 I/O 標(biāo)準(zhǔn)和 SSO等增加必要的支持信息。 6. 在合適的地方分配剩余的信號。差分信號的分配始終要先于單端信號。如果你的設(shè)計(jì)需要局部 /區(qū)域時(shí)鐘，你將可能需要使用高速總線附近的管腳，最好提前記住這個(gè)要求，以免最后無法為其安排最合適的引腳。 5. 按照受限制程度重新分配信號總線。 4. 利用以上兩個(gè)電子數(shù)據(jù)表的信息和區(qū)域兼容性準(zhǔn)則，先分配受限制程度最大的信號到引腳上，最后分配受限制最小的。 2. 檢查制造商的塊 /區(qū)域兼容性準(zhǔn)則。盡管 Altera 的 FPGA 器件沒有設(shè)計(jì)指導(dǎo)原則 (因?yàn)樗鼘?shí)現(xiàn)起來比較容易 )，但賽靈思的 FPGA 設(shè)計(jì)指導(dǎo)原則卻很復(fù)雜。不過，你不必獨(dú)自面對這些挑戰(zhàn)，因?yàn)樵诋?dāng)前業(yè)內(nèi)領(lǐng)先的 FPGA 公司里工作的應(yīng)用工程師每天都會面對這些問題，而且他們已經(jīng)提出了一些將令你的設(shè)計(jì)工作變得更輕松的設(shè)計(jì)指導(dǎo)原則和解決方案。 Actel 主要提供非易失性 FPGA，產(chǎn)品主要基于反熔絲工藝和 FLASH 工藝。設(shè)計(jì)軟件供應(yīng)商 Magma 推出的綜合工具 Blast FPGA 能幫助建立優(yōu)化的布局，加快時(shí)序的收斂。 幸運(yùn)地是， FPGA 廠商、 EDA 工具供應(yīng)商正在通力合作解決 65nm FPGA 獨(dú)特的設(shè)計(jì)挑戰(zhàn)。超大容量和密度使復(fù)雜的布線變得更加不可預(yù)測，由此帶來更嚴(yán)重的時(shí)序收斂問題。如今，隨著 FPGA 向更高密度、更大容量、更低功耗和集成更多 IP 的方向發(fā)展，系統(tǒng)設(shè)計(jì)工程師在從這些優(yōu)異性能獲益的同時(shí)，不得不面對由于 FPGA 前所未有的性能和能力水平而帶來的新的設(shè)計(jì)挑 戰(zhàn)。 FPGA 有多種配置模式：并行主模式為一片 FPGA 加一片 EPROM 的方式；主從模式可以支持一片 PROM 編程多片 FPGA；串行模式可以采用串行 PROM 編程 FPGA；外設(shè)模式可以將 FPGA 作為微處理器的外設(shè)，由微處理器對其編程。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。 FPGA 的編程無須專用的 FPGA 編程器，只須用通用的 EPROM、 PROM 編程器即可。 加電時(shí)， FPGA 芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中，配置完成后， FPGA進(jìn)入工作狀態(tài)。 FPGA 是由存放在片內(nèi) RAM 中的程序來設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對片內(nèi)的 RAM 進(jìn)行編程。 五、 FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 三、 FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O引腳。 一、 采用 FPGA 設(shè)計(jì) ASIC 電路 (特定用途集成電路 )，用戶不需要投片生產(chǎn)，就能得到合用的芯片。一些 FPGA 可以讓設(shè)備的一部分重新編輯而其他部分繼續(xù)正常運(yùn)行。一個(gè)因此有關(guān)的重要區(qū)別是很多新的 FPGA 支持完全的或者部分的系統(tǒng)內(nèi)重新配置。而 FPGA 卻是有很多的連接單元，這樣雖然讓它可以更加靈活的編輯，但是結(jié)構(gòu)卻復(fù)雜的多。這個(gè)結(jié)構(gòu)由一個(gè)或者多個(gè)可編輯的結(jié)果之和的邏輯組列和一些相對少量的鎖定的寄存器。 CPLD 和 FPGA 的主要區(qū)別是他們的系統(tǒng)結(jié)構(gòu)。 CPLD 和 FPGA 包括了一些相 對大數(shù)量的可以編輯邏輯單元。另外一種方法是用 CPLD（復(fù)雜可編程邏輯器件備）。廠商也可能會提供便宜的但是編輯能力差的 FPGA。 FPGA一般來說比