【正文】 了解 了簡單音樂產(chǎn)生的原理，學(xué)會了分頻器的靈活寫法，熟悉了寄存器的使用，選擇性開關(guān)的編寫，并實踐了兩種不同的 FPGA 中信息存儲方式。完成此項設(shè)計，并在 EDA 實驗系統(tǒng)上的 FPGA 目標(biāo)器件中實現(xiàn)之。隨著 NoteTabs 中的計數(shù)器按 4Hz 的時鐘速率作加法計數(shù)時，即隨地址值遞增時，音符數(shù)據(jù) ROM 中的音符數(shù)據(jù)將從 ROM 中通過 ToneIndex[3..0]端口輸向 ToneTaba 模塊，“梁?！睒非烷_始連續(xù)自然地演奏起來了。這個計數(shù)器的計數(shù)頻率選為 4Hz，即每一計數(shù)值的停留時間為 秒，恰為當(dāng)全音符設(shè)為 1秒時，四四拍的 4分音符持續(xù)時間。輸向 ToneTaba中 Index[3..0]的值 ToneIndex[3..0]的輸出值與持續(xù)的時間由模塊 NoteTabs 決定。模塊 ToneTaba 是樂曲簡譜碼對應(yīng)的分頻預(yù)置數(shù)查表電路，其中設(shè)置了“梁?！睒非恳舴鶎?yīng)的分頻預(yù)置數(shù)，共 13 個，每一音符的停留時間由音樂節(jié)拍和音調(diào)發(fā)生器模塊NoteTabs 的 clk 的輸入頻率決定，在此為 4Hz。例如在TONETABA 模塊中若取 Tone[10..0]=1036，將發(fā)音符為 3音的信號頻率。 Speakera 對 clk 輸入信號的分頻比由 11 位預(yù)置數(shù)Tone[10..0]決定。 圖 51 樂曲硬件演奏電路的頂層文件原理圖 下面介紹圖 51的工作原理： 音符的頻率可以由圖 41 中的 Speakera 獲得，這是一個數(shù)控分頻器 。 樂曲硬件演奏電路的頂層文件原理圖如圖 51所示，主系統(tǒng)由 3個模塊組成： 、 和 。本實驗設(shè)計項目是“梁?！睒非葑嚯娐返膶崿F(xiàn)。 其目的是學(xué)會在 EDA軟件平臺中利用VHDL 硬件描述語言設(shè)計電路 .設(shè)計要求利用數(shù)控分頻器設(shè)計樂曲硬件演奏電路 。 福建農(nóng)林大學(xué)計算機(jī)與信息學(xué)院信息工程類實驗報告 系： 電子信息工程 專業(yè)： 電子信息工程 年級： 2021 級 姓名： 學(xué)號： 實驗課程： EDA 技術(shù) 實驗室號： _田實 405 實驗設(shè)備號： 實驗時間： 2021 年 5 月 19 日 指導(dǎo)教師簽字： 成績： 實驗五 樂曲硬件演奏電路的設(shè)計 1．實驗?zāi)康暮鸵? 本實驗為設(shè)計性實驗 。 7． 質(zhì)疑、建議、問題討論 如何提高加法器工作速度，如何改進(jìn)以設(shè)計的進(jìn)位方式？ 答：采用超前進(jìn)位。當(dāng) ain,bin 都為 1時，此時 so 為 0， co 為 1，表明已進(jìn)位。 結(jié)果如圖所示： 將其進(jìn)行編譯，仿真后得到仿真波形圖如下： 然后， simulator，結(jié)果如圖所示： 將全加器封裝成一個電路模塊，如圖所示： (3)設(shè) 計 8位全加器 在一位全加器的同一個文件目錄下，進(jìn)行創(chuàng)建一位全加器的 ，按照第一步的方式輸入元件 input[ain(7..0)、 bin(7..0)、 cin]、 output[cout、sum(7..0)]、 f_add，然后用標(biāo)號的方式把元件的輸入輸出端口接成一個八位全加器，分別把 ain（ 7..0）給編號為 18的一位全加器的輸入端 ain；分別把 bin（ 7..0）給編號為 18 的一位全加器的輸入端 bin；并把每個一位全加器的輸出端 count 給下一個的 cin 輸入端，直到第八個一位全加器把 count 送給輸出端count 作為最后的進(jìn)位位，把 sum 輸出端分別給 sum（ 7..0）作為每個全加器的結(jié)果輸出，原理圖如圖所示： 將 8 位全加器封裝成一個電路模塊，如圖所示： 經(jīng)過編譯，仿真之后，得到仿真波形圖，如下圖： 6．實驗數(shù)據(jù)處理與分析 半加器的實驗數(shù)據(jù)： ain bin so co 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 可以看出， so 是有 ain,bin 相加后得到的，但未有進(jìn)位。 Compile。 建立一個更高的原理圖設(shè)計層次，利用以上獲得的 1位全加器構(gòu)成 8位全加器，并完成編譯、綜合、適配、仿真、硬件測試。先設(shè)計底層文件：半加器，再設(shè)計頂層文件全加器。學(xué)會對實驗板上的 FPGA/CPLD 進(jìn)行編程下載，硬件驗證自己的設(shè)計項目。 福建農(nóng)林大學(xué)計算機(jī)與信息學(xué)院 信息工程類實驗報告 系： 電子信息工程 專業(yè)： 電子信息工程 年級： 2021 級 姓名： 學(xué)號： 實驗課程： EDA 技術(shù) 實驗室號： __田實 405 實驗設(shè)備號： 實驗時間： 202