【正文】 此外，該系統(tǒng)的最終輸出采取了一些進(jìn)一步的（測(cè)量校正）有助于抗 噪聲能力的后處理。一個(gè)詳細(xì)的噪音行 為的研究已經(jīng)在本文中指出。在傳統(tǒng)的計(jì)算技術(shù)里，計(jì)算過程為每個(gè)新的測(cè)量而重 復(fù)（重新啟動(dòng)） 。 這種方法的第二個(gè)主要優(yōu)點(diǎn)是，如果重復(fù)頻率測(cè)量，工具一直鎖定，頻率測(cè)量不 重新從頭開始， 而是自動(dòng)驅(qū)使到更低或更高的值。這種可作為振蕩器的合成器，在未知的輸 入頻率范圍被驅(qū)使 “振蕩 ”。已經(jīng)被指明，在大多數(shù)情況下，對(duì)于 相同頻率的解決方案，這種方法比傳統(tǒng)方法更快。每個(gè)狀態(tài)，波形的高或低，相當(dāng)于一個(gè) 測(cè)量所需的時(shí)間。 儀器的行為和預(yù)期的一樣，和常規(guī)的頻率計(jì)數(shù)器工作臺(tái)是一樣的?；陬l率比較 器的上下命令，我們存儲(chǔ)兩個(gè)極端值， FSW1 和 FSW2，然后再進(jìn)入微控制器 Atmel AT89C52） 轉(zhuǎn)換成數(shù)字表示并反饋到 LCD 顯示器。這些諧波在 DAC 之后將從過 濾器刪除。其模擬輸出連接到 I / V 放 大器（電流電壓轉(zhuǎn)換器） 。 DDS 具有 32 位輸入和一個(gè) 12 位輸出的正弦查找表 （ LUT）該 12 位輸出的 LUT 。為了使原型的數(shù)字部分（頻率 比較，連續(xù)計(jì)數(shù)器，校正階段）生效，兩個(gè)產(chǎn)自 Altera（ EPF8064LC68 12） 的 PLD 器件被使用了。這次實(shí)施的目的是研究該原則的操作方法。 原型硬件的描述 用于評(píng)估的目的， 兩個(gè)原型在實(shí)驗(yàn) 室已建成。 這里的坡度為 177。相反，其相等數(shù)值存在。下跟蹤的 U / D 命令（輸入）到計(jì)數(shù)器上，而跟蹤是一個(gè)假設(shè)的 “調(diào)頻 ”波形 被不同的規(guī)定。 利用輔助硬件電路這個(gè)波形已被俘獲：數(shù)字至模擬轉(zhuǎn)換器（ DAC）連接到 U / D 轉(zhuǎn)換計(jì)數(shù)器（最高位） ，以研究操作的輸出。較低的形跡顯示一個(gè)比較典型的頻率輸出。 DDS 的 輸出可以被看作是一個(gè)三角波形的頻率調(diào)制的載體。 當(dāng) DDS 輸出（ fDDS）已接近鰭，由于滯后性，沒有特定的頻率合成。在相反（降低）的情況下，同樣的 現(xiàn)象也將會(huì)被觀察到。在最初的 DDS 頻率低時(shí)，合成頻率將會(huì)逐步增加，達(dá)到未知之一。 頻率比較器和數(shù)字合成器之間的互動(dòng) 在頻率比較器 “實(shí)現(xiàn) ” 的未知頻率逐次逼近之后，合成的頻率較高（低）于未知， 并在控制向上 /向下計(jì)數(shù)器的輸出端產(chǎn)生計(jì)算向下 (上 )一個(gè)邏輯 0（ 1）的方向。這種情況被控制，也將在后面解釋。該循環(huán)將 采取，經(jīng)過一段短暫的時(shí)間，遲滯等情況將得到扭轉(zhuǎn)的行動(dòng)方式。這實(shí)際上是一個(gè)可以接 受的和預(yù)期的條件，因?yàn)椋ㄔ陔妷罕容^器）的平等是不可能存在的跡象。當(dāng)兩個(gè)歧義在更高的頻率上升邊緣波形發(fā)生在較低的一個(gè)時(shí)期。遲滯取決于最初的 DDS 輸出時(shí) 序關(guān)系和未知頻率。該電路需要一些時(shí)間來實(shí)現(xiàn)正確的 頻率的關(guān)系。不幸 的是并非如此。這個(gè)動(dòng)作降低了 DDS 的頻率。 觸發(fā)器的邏輯 “1”在向上 /向下計(jì)數(shù)器的 U / D 的控制輸出中起 RS 作用，強(qiáng)制 DDS 升高輸出頻率。這意味著，兩個(gè)或兩個(gè)以上的較高頻 率上升邊緣的波形在較低頻率周期內(nèi)。它主要包括兩個(gè)二進(jìn)制計(jì)數(shù)器， 共計(jì)兩個(gè)和一個(gè) RS 觸發(fā)器。 頻率比較 頻率比較似乎是在設(shè)計(jì)中最關(guān)鍵的階段?；蛘?，也可以進(jìn)行數(shù)字記錄，也可以由計(jì)算機(jī)閱 讀。在此之后，向上 /向下計(jì)數(shù)器替代逼近機(jī)制。根據(jù)比較器輸出的頻率，在每一個(gè)近似值中 頻率被分成兩個(gè)并且增加或減少到 DDS 的 FSW 中。最初的 DDS 頻率將有一半為它的最大值。這一階段也可用于測(cè)量提取，以顯示正確的讀數(shù)。 其中包括：頻率比較和 DDS。時(shí)鐘頻率下降 的影響是其最大輸出頻率， 限制計(jì)數(shù)器的最大計(jì)數(shù)隨之降低。該決議將取 決于 FSW 的數(shù)量和時(shí)鐘頻率。在砷化鎵產(chǎn)品來看， 我們可以看到，最近的 DDS 設(shè)計(jì)可以在高達(dá) 400 兆赫的時(shí)鐘頻率范圍運(yùn)作 。一個(gè)在 DDS 系統(tǒng)的經(jīng)驗(yàn)法則是可以 。 3 被提議的頻率測(cè)量技術(shù) 產(chǎn)生我們目前的設(shè)計(jì)的想法來自 DDS 的頻率分辨率極高的設(shè)備并且由它的 封閉循環(huán)的形式抗干擾執(zhí)行。它可以很容易 地表明，對(duì)于任意整數(shù) m，其中 m ，所采取的時(shí)鐘周期數(shù)旨在產(chǎn)生一個(gè)輸出的 正弦波周期 /米，輸出頻率（ fDDS）和頻率分辨率（ fres）給出由下列公式： m fclk fDDS= 2n fres= fclk/ 2 n 對(duì)于 n = 32，有一個(gè) fclk = 33 MHz 的時(shí)鐘頻率，頻率分辨率為 兆赫茲。 這是該系統(tǒng)能生成的最低的頻率， 也是它的頻率分辨率。 對(duì)于 n 位系統(tǒng)的輸出信號(hào)的頻率是按以下方式計(jì)算的 。在凡方波輸出需要的應(yīng)用中，這由 一個(gè)硬限制器在經(jīng)過過濾器之后得到。最后階段，這 相對(duì)于前一個(gè)主要是模擬，包括一個(gè) D / A 轉(zhuǎn)換器在一個(gè)過濾器之后。一個(gè) 相位累加器產(chǎn)生連續(xù)的正弦查找表的地址，并生成一個(gè)數(shù)字正弦波輸出。在限定相位跳躍的頻率設(shè)置字的控制方式下來搜尋這些樣本。產(chǎn)生上述提及的受控的頻率波形是一個(gè)直接 數(shù)字合成器。這個(gè)術(shù)語 “閉環(huán) ”我們用來記一些反 饋 排序。 上述方法的特點(diǎn)是開環(huán)方法，即數(shù)字計(jì)數(shù)器來計(jì)數(shù)在預(yù)定 tinle 間隔，之后計(jì)算 結(jié)果。在第 [2]中，頻率由查找表的方法計(jì)算。本文獻(xiàn)的第 [1]部分的某些文件處 理了低頻率的測(cè)量問題并集中在心臟（心臟）信號(hào)的頻率范圍（幾赫茲）或在電 源頻率（ 5060 赫茲） 。此外，凡任何參考頻率的脈沖在一個(gè)或多個(gè)未知一期計(jì)算方法也 很常見。所有額外相關(guān)的階段 都被儀器的顯示器顯示出來。 當(dāng)循環(huán)沉淀， 頻率設(shè)定字給出了未知的高頻數(shù)字估計(jì)。從比較兩 個(gè)信號(hào)的輸出，控制邏輯向上 /向下計(jì)數(shù)器產(chǎn)生了。 DDS 作為標(biāo)準(zhǔn)信號(hào)發(fā)生器在 FC 的投入之 中扮演一定的角色。s two input frequencies, the unknown one and the DDS output. The same phenomenon will be observed for the opposite (decreasing) case also. This is due to hysteresis that was mentioned earlier. When DDS output (fDDS) has approached fin, due to hysteresis, no specific frequency is synthesized. Instead, it swings between f1 and f2, where f1 and f2 are the two extreme values of the frequency swing lying symmetrically around fin. The DDS output can be considered as a frequency modulated carrier by a triangular waveform. The triangular waveform is the analog representation of the FSW applied to the DDS. lower trace shows a typical output of the Frequency Comparator. In the same figure, upper trace, is shown in analog form the FSW variation as it is trying to approach the correct value. This waveform has been captured using an auxiliary hardware circuit: A digitaltoanalog converter (DAC) was connected to the output of the U/D counter (MSBs) in order to study the operation. This DAC is not shown in the block diagram of the circuit. Stated differently, the lower trace is the U/D mand (input) to the counter while the upper trace is a hypothetical frequency modulating waveform. It is obvious that the term hypothetical is used because there is not such a waveform available somewhere in the circuit (except for the auxiliary DAC). Instead, its numerical equivalent exists. The magnitude of the slope of the elements of the triangular waveform is constant for constant input frequency and depends on the clock of the U/D counter (horizontal axis) and the voltage reference of the DAC (vertical axis). This slope is 177。s output. This ac