【正文】 此外，該系統(tǒng)的最終輸出采取了一些進一步的（測量校正）有助于抗噪聲能力的后處理。一個詳細的噪音行為的研究已經(jīng)在本文中指出。在傳統(tǒng)的計算技術(shù)里，計算過程為每個新的測量而重復(fù)（重新啟動）。這種方法的第二個主要優(yōu)點是，如果重復(fù)頻率測量，工具一直 鎖定，頻率測量不重新從頭開始，而是自動驅(qū)使到更低或更高的值。這種可作為振蕩器的合成器，在未知的輸入頻率范圍被驅(qū)使 “ 振蕩 ” 。已經(jīng)被指明，在大多數(shù)情況下，對于相同頻率的解決方案，這種方法比傳統(tǒng)方法更快。每個狀態(tài)，波形的高或低，相當(dāng)于一個測量所需的時間。 儀器的行為和預(yù)期的一樣，和常規(guī)的頻率計數(shù)器工作臺是一樣的?；陬l率比較器的上下命令，我們存儲兩個極端值， FSW1 和 FSW2，然后再進入微控制器 Atmel AT89C52）轉(zhuǎn)換成數(shù)字表示并反饋到 LCD顯示器。 這些諧波在 DAC 之后將從過濾器刪除。其模擬輸出連接到 I / V 放大器（電流電壓轉(zhuǎn)換器）。DDS 具有 32 位輸入和一個 12 位輸出的正弦查找表（ LUT）。 為了使原型的數(shù)字部分（頻率比較，連續(xù)計數(shù)器，校正階段）生效，兩個產(chǎn)自 Altera（ EPF8064LC68 12）的 PLD 器件被使用了。這次實施的目的是研究該原則的操作方法。 中北大學(xué) 2020 屆英文文獻及中文翻譯 第 5 頁 共 6 頁 原型硬件的描述 用于評估的目的，兩個原型在實驗室已建成。三角波形的坡度大小對于常數(shù)輸入頻率是恒定并且取決于 U/ D 轉(zhuǎn)換計數(shù)器（水平軸） 時鐘和 DAC（垂直軸）的電壓基準(zhǔn)。很明顯，使用 “ 假設(shè) ” 是因為沒有一個可用的波形在電路（除輔助 DAC）中。這款 DAC 不會顯示在電路的框圖中。在相同的圖上，上部的描繪，以模擬的形式顯示的 FSW 的變化，這是因為它企圖接近正確的值。三角波形是 FSW 施加到 DDS 的模擬表示法。相反，它搖擺于 F1 和 F2 之間，其中 F1 和 F2 是頻率對稱擺動的兩個極端值。這是因為前面提到的滯后作用。 這不會通過頻率比較器“ 實現(xiàn) ” 和合成頻率將會在一些時鐘周期繼續(xù)增加，直到比較器檢測出它的兩個輸入頻率的正確關(guān)系，未知的一方和 DDS 輸出。 如前所述，這個計數(shù)器的輸出被認(rèn)為是從 FSW 到 DDS 的階段。 雖然模擬執(zhí)行頻率的比較將產(chǎn)生更加強勁的噪音，我們堅持?jǐn)?shù)字實現(xiàn)，原因有三：在超大型積體電路或可編程邏輯器件（ PLD）實現(xiàn)容易，沒有模擬組件，頻率范圍寬的操作和更短的需要 響應(yīng)時間。滯后的時間是可變的。在我們的例子中，這不是一個問題，因為這個電路是在一個封閉的循環(huán)之中。 如果我們考慮到案件中北大學(xué) 2020 屆英文文獻及中文翻譯 第 4 頁 共 6 頁 的 DDS 的頻率等于未知之一，我們會發(fā)現(xiàn)，比較器的輸出將切換，說明或者是DDS 的頻率高于或低于下限未知。最初，在滯后期，有關(guān)更大的頻率的指示是不明確的，即它可以是錯誤的。 我們將把這個時間稱為“遲滯”。一個充滿活力的機制代替了。 乍一看人們可以認(rèn)為，合成頻率可達到實測（鰭），然后計數(shù)器停止運作。 相反，當(dāng)?shù)诙€計數(shù)器（＃ 2）在一個周期內(nèi)記錄兩個未知的頻率的上升的 DDS 輸出的邊緣，它又恢復(fù)成 RS 觸發(fā)器的輸出的。鑒 于上述情況，電路操作如下：當(dāng)?shù)谝粋€計數(shù)器（＃ 1）在一個時期內(nèi)遇到 DDS 的兩個未知頻率的上升邊緣，它設(shè)置 RS 觸發(fā)器的輸出。 頻率比較器的功能是基于頻率較低，即較大的時期的原則，包括（擁抱）至少有一個或多個頻率較高（小周期）完整周期。該實現(xiàn)是基于一種改進的相位 /頻率比較器，由飛利浦在 74HC4046 PLL 設(shè)備中生產(chǎn) 。 由于這一初步的方法，我們可以說， 被提議的方法是基于被迫產(chǎn)生和未知幾乎相等的頻率的數(shù)字控制合成器。 在適當(dāng)?shù)男拚徒獯a后，數(shù)碼的 FSW 被顯示在在一個輸出設(shè)備中，即一臺液晶顯示器或任何其他合適的方式。在步長下降到一時逼近過程停止。 此外，該步驟將頻率近似等于 DDS 的最大頻率的 1/ 4。 電路的操作 該電路工作在一個新的測量 DDS 的輸出頻率會在一開始以逐次逼近的方法控制這樣一種方式。為了克服特定頻率比較器的一些缺點校正階段已被納入。 主要模塊已被證明。 DDS 的時鐘頻率是非常重要的，因為它減小，該方法的決議（定義為 fclk /）更出色，即它變得更精細的改進。因此，目前的方法，頻率計數(shù)器工作頻率達 100 MHz 是可以設(shè)計的。根據(jù)這一點，我們的原型使用一個 33 MHz 的時鐘將有效地數(shù)到 8兆赫。 一個（已知）頻率源，即 DDS，采用于一個閉環(huán)并且被迫逐步產(chǎn)生頻率等于未知輸入輸出。如果 n是增加至 48 個具有相同的時鐘頻率，分辨率為 120 nHz 是可能的 。設(shè)置 FSW 為二，計數(shù)器的結(jié)果間隔數(shù)為二，以時鐘周期來完成一個周期的正弦波輸出。如果相位步 等于 1，將累加器的計數(shù)加 1，以時鐘周期，以滿足整個 LUT 和生成一個周期的 輸出正弦波。 這不等于使用例如蓄電池的，而不是硬過濾和波形輸出最高位有限，因為會遇到很大的抖動。過濾器使數(shù)字化的正弦波更平穩(wěn)，生產(chǎn)連續(xù)輸出信號。 DDS 的數(shù)中北大學(xué) 2020 屆英文文獻及中文翻譯 第 2 頁 共 6 頁 字部分，即相位累加器和查表，被稱為數(shù)控振蕩器（ NCO）。 一個典型的頻率設(shè)置字是 32 位寬，但 48 位合成器在較高的頻率分辨率也可使用。 2． 直接數(shù)字頻率合成器 一個典型的直接數(shù)字頻率合成器包含一個正弦波（正弦查找表 LUT）樣品的 RAM。一個已知（控制）的頻率波形在電路中產(chǎn)生，并反饋到強制它來接近未知的（輸入）的頻率的頻率比較階段。其閉環(huán)形式刻畫了本文提出的方法。其他 [46]的內(nèi)容是關(guān)于 微處理器或以微控制器為基礎(chǔ)的。這些技術(shù)實際上是在測量訊號的時間，并使用一些方法來計算它的倒數(shù)，即頻率。在后一種情況下，代替頻率的周期只是估計的。 1 簡介 最常用的測頻技術(shù)采用計數(shù)在預(yù)定的時間窗口（光圈）的未知頻率的脈沖的計數(shù)器。優(yōu)勢是從 DDS固有的高分辨率和環(huán)路噪聲免疫力而來，從而設(shè)計同樣精確和不受影 響的頻率計。計數(shù)器的輸出頻率設(shè)定字（ FSW）代理指示的 DDS 產(chǎn)生一個新的正弦波頻率接近未知之一。 FC 接受了 DDS 的硬限幅波形以及未知的頻率。s two input frequencies, the unknown one and the DDS output. The same phenomenon will be observed for the opposite (decreasing) case also. This is due to hysteresis that was mentioned earlier. When DDS output (fDDS) has approached fin, due to hysteresis, no specific frequency is synthesized. Instead, it swings between f1 and f2, where f1 and f2 are the two extreme values of the frequency swing lying symmetrically around fin. The DDS output can be considered as a frequency modulated carrier by a triangular waveform. The triangular waveform is the analog representation of the FSW applied to the DDS. lower trace shows a typical output of the Frequency Comparator. In the same figure, upper trace, is shown in analog form the FSW variation as it is trying to approach the correct value. This waveform has been captured using an auxiliary hardware circuit: A digitaltoanalog converter (DAC) was connected to the output of the U/D counter (MSBs) in order to study the operation. This DAC is not shown in the block diagram of the circuit. Stated differently, the lower trace is the U/D mand (input) to the counter while the upper trace is a hypothetical frequency modulating waveform. It is obvious that the term hypothetical is used because there is not such a waveform available somewhere in the circuit (except for the auxiliary DAC). Instead, its numerical equivalent exists. The magnitude of the slope of the elements of the triangular waveform is constant for constant input frequency and depends on th