【正文】 發(fā)展歷史及應(yīng)用領(lǐng)域： 20 世紀 70 年代，最早的可編程邏輯器件 PLD 誕生了。這些模塊可以預(yù)先設(shè)計或使用以前設(shè)計中的存檔模塊，將這些模塊存放到庫中，就可以在以后的設(shè)計中進行復(fù)用，可以使設(shè)計成果在設(shè)計人員之間進行交流和共享，減少硬件電路設(shè)計 。 很強的移植能力。 VHDL 支持預(yù)定義的和 自定義的數(shù)據(jù)類型，給硬件描述帶來較大的自由度，使設(shè)計人員能夠方便地創(chuàng)建高層次的系統(tǒng)模型。 強大的系統(tǒng)硬件描述能力。 VHDL 還支持各種設(shè)計方法，既支持自底向上的設(shè)計，又支持自頂向下的設(shè)計；既支持模塊化設(shè)計，又支持層次化設(shè)計。 與其他硬件描述語言相比， VHDL 具有以下特點： 功能強大、設(shè)計靈活。除了含有許多具有硬件特征的語句外， VHDL 的語言形式和描述風格與句法是十分類似于一般的計算機高級語言。 1993 年， IEEE 對 VHDL 進行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展 VHDL 的內(nèi)容，公布了新版本的 VHDL，即IEEE 標準的 10761993 版本，（簡稱 93 版）。 PCB 圖 電路 PCB 板如下： 2121212121212121211212121 2121 21221212121212 121342 31 41553 242 121212 121212121211225262728293031321718192021222324161514131211109876543211 2 3 4 5 6 7 8 9 10 11121314151617181920212233 32 31 30 29 28 27 26 25 24 2344434241403938373635342345678 1123456789101 23 45 67 89 101 22 12 1211 2 圖 36 PCB 圖 河海大學 2021 屆本科畢業(yè)論文 基于 CPLD 的 USB 下載線 設(shè)計 16 第四章 系統(tǒng)軟件設(shè)計 系統(tǒng)平臺建立 VHDL 語言 VHDL 的英文全名是 VeryHighSpeed Integrated Circuit HardwareDescription Language,誕生于 1982 年。在理想的情況下，每一對 VCC 和 GND 引腳都應(yīng)當接上一個電源去耦電容，而且套盡可能靠近 ALTERA 器件，對于具有很多 VCC 和 GND 引腳的器件沒有必要都去接去耦電容。 如果電路中需要一個源驅(qū)動多個負載，應(yīng)使用大電流緩沖器，以保證信號到所有的負載的時間是相等的。之所以要 244 作為緩沖，是為了適應(yīng)不同的接口電壓。 圖 34 CPLD 接口電路 電 壓 緩沖 部分 因為 現(xiàn)在的 CPLD 和 FPGA 從 － 5V都有 ，所以要加上一個 電路緩沖 部分以滿足電壓的需要。 245 內(nèi)有 384個字節(jié)的發(fā)送緩存， 128 個字節(jié)的接收緩存。 VCC 上升到 后， RESETOUT還要過 5ms 才輸出高電平。此處用河海大學 2021 屆本科畢業(yè)論文 基于 CPLD 的 USB 下載線 設(shè)計 12 的 EEPROM是 93C46,USB端口描述符可以通過 FTDI提供的 軟件從 USB 下載進去。其內(nèi)部有 USB 協(xié)議引擎，并且集成的電平轉(zhuǎn)換器使 FIFO 和控制信號能與電壓為 5 V、 V 的邏輯器件接口 。依靠其低成本和靈活性的特點， MAX 3000A 器件通過替代其他更昂貴的標準硅片器件，降低了系統(tǒng)成本。和 許多其他硅片特性 一起， MAX 3000A 器件適用于大量系統(tǒng)級的應(yīng)用。 I/O 電壓 ： Altera 的 MultiVolt 多電壓接口允許設(shè)計人員在 MAX 3000A 設(shè)計中無縫集成 、 和 V 邏輯電平 。 器件選項 :Altera 的 MAX 3000A 可編程邏輯器件（ PLD）是滿足大批量，成本敏感性應(yīng)用的非易失性和即用性 CPLD 理想的解決方案。采用先進的 181。 USBDP（ 7 腳）： USB 差分數(shù)據(jù)正端； CPLD 器件 EPM3064 EPM3064 是 Altera 的 MAX 3000A 系列低成本 CPLD 器件。當 RD變低時將數(shù)據(jù)送到數(shù)據(jù)總線。 FIFO 實現(xiàn)與外界（微控制器、 FPGA 或其它器件）的接口，主要通過 8根數(shù)據(jù)線 D0~D讀寫控制線 RD和 WR以及 FIFO 發(fā)送 緩沖區(qū)空標志 TXE和 FIFO 接收緩沖區(qū)非空標志 RXF來完成數(shù)據(jù)交互。該芯片提供了通用的并行 I/O 口方便與微控制器、 FPGA 或其他外設(shè)接口。首先狀態(tài)機從外設(shè)的緩沖區(qū)按字節(jié)將待發(fā)送的數(shù)據(jù)讀到 CPLD 的緩沖區(qū)，并產(chǎn)生寫 FT245BM發(fā)送緩沖區(qū)的時序，將數(shù)據(jù)寫到 FT245BM 發(fā)送緩沖區(qū)。 CPLD 應(yīng)用狀態(tài)機的原理，將 CPLD 與 USB 控制芯片之間的數(shù)據(jù)傳輸，分為接受 狀態(tài)機和發(fā)送狀態(tài)機兩個狀態(tài)。打開集成開發(fā)軟件 (Altera 公司 Max+pluxII)→ 畫原理圖、寫硬件描述語言（ VHDL， Verilog） → 編譯 → 給出邏輯電路的輸入激勵信號，進行仿真，查看邏輯輸出結(jié)果是否正確 → 進行管腳輸入、輸出鎖定（輸入、輸出管腳可根據(jù)需要設(shè)定） → 生成代碼 → 通過下載電纜將代碼傳送并存儲在 CPLD 芯片中。 CPLD 收 到 USB 控制芯片傳 主機 USB 控制芯片 可編程邏輯器件 需要編程的可編程邏輯器件 并行 數(shù)據(jù) TCK TMS TDI TDO USB 接口 控制信號 河海大學 2021 屆本科畢業(yè)論文 基于 CPLD 的 USB 下載線 設(shè)計 6 送來的數(shù)據(jù)后，對數(shù)據(jù)進行解析，然后轉(zhuǎn)換為符合 標準的編程數(shù)據(jù)和指令，從 TCK、 TMS 和 TDI 串行輸出到要編程的可編程邏輯器件。另一部分是 JTAG 接口，它連接 USB控制芯片和需要編程的邏輯器件，主要功能是進行并行 I/O 口和 JTAG 之間數(shù)據(jù)的轉(zhuǎn)換，轉(zhuǎn)換邏輯通過對可編程邏輯器件進行設(shè)計來實現(xiàn)。在接口電路硬件設(shè)計中，選用 FTDI 公司的 USB 控制芯片 FT245BM，實現(xiàn) USB 物理層和鏈路層協(xié)議的解析； Altera 公司的可編程邏輯器件 EPM3064 實現(xiàn)接口邏輯 。這些電纜通過 QuartusII 軟件下載數(shù)據(jù)。 河海大學 2021 屆本科畢業(yè)論文 基于 CPLD 的 USB 下載線 設(shè)計 4 目前在 ALTERA 的官方網(wǎng)站上只有 Byteblaster II、 USB Blaster 和 Master Blaster 三種。 Altera 一直在可編程系統(tǒng) 級芯片 (SOPC) 領(lǐng)域中處于前沿和領(lǐng)先的地位，結(jié)合帶有軟件工具的可編程邏輯技術(shù)、知識產(chǎn)權(quán) (IP) 和技術(shù)服務(wù)。由此可見國內(nèi)的 CPLD 與 FPGA 技術(shù)與國外先進技術(shù)相比仍有一定的差距。但由于現(xiàn)在計算機中 USB口的應(yīng)用越來越廣泛， Byteblaster 做為并口的下載線，它的使用范圍漸漸變小，而且它的下載速度也比不上 USBBlaster。本文討論的 USB 下載線能在 Altera 公司的 QuartusII 開發(fā)環(huán)境下直接使用，無須在主機端另行設(shè)計通信軟件。 本文設(shè)計、制作的是一種在 QuartusII programer 環(huán)境下使用的低成本的 USB數(shù)據(jù)下載電纜 —— USBblaster。此時使用 USBBlaster 則可有效地避免死機現(xiàn)象發(fā)生。 下載 FPGA 配置程序是 ByteblasterII 的 6 倍。使用 USB 電纜則完全不用擔心這一點，因為它天生就能熱插拔。這一點在使用 Signal Tap II嵌入式邏輯分析儀和調(diào)試 Nios II 嵌入式處理器時十分重要。 河海大學 2021 屆本科畢業(yè)論文 基于 CPLD 的 USB 下載線 設(shè)計 2 在開發(fā) FPGA 時使用 USBBlaster 下載電纜的優(yōu)勢也同樣明顯。在基于 USB 的 DSP 仿真器出現(xiàn)后，情況有所改變。我們還可以通過下載電纜將配置數(shù)據(jù)燒寫到串行配置器件 (EPCS)和增強配置器件 (EPC)中。方便的設(shè)備互連， USB OTG 支持點對點通信。系統(tǒng)總線供電，低功率設(shè)備無需外接電源，采用低功耗設(shè)備，并可提供 5V/500mA 電源。 They can control that how the data send or receive. USB blaster is almost six times as fast as ByteblasterII when it download FPGA configuration process. And because that USB blaster is USB mode, it can better adapt to the development of the puter 。s small and easy to carry. A lot of users can accept USB blaster easily, because that the chips which the USB blaster used are cheap There are two main parts in hardware。而且由于 USBblaster 采用 USB 接口模式，可 以更好的適應(yīng)現(xiàn)在計算機的發(fā)展 .。 USB 控制芯片將主機發(fā)送給 CPLD 器件的數(shù)據(jù)轉(zhuǎn)化為 8 位并行數(shù)據(jù)， CPLD 器件再將其轉(zhuǎn)化為 JTAG 時序，發(fā)送給外設(shè)。與傳統(tǒng)的并口、串口下載電纜相比， USBblaster 在下載速度和靈活性上都有很大優(yōu)勢。 給出論文英文摘要、專業(yè)英文資料翻譯， WORD 排版、打印畢業(yè)論文。與傳統(tǒng)的基于 PC 并口的下載電纜相比 ,本設(shè)計的 USB 下載接口電路具有支持熱插拔、體積小、便于攜帶、降低對 PC 硬件傷害、編程速度快等明顯優(yōu)點。河海大學 2021 屆本科畢業(yè)論文 基于 CPLD 的 USB 下載線 設(shè)計 1 本科畢業(yè)設(shè)計論文 課 題 名 稱 基于 CPLD 的 USB 下載線設(shè)計 學 生 姓 名 學號 專 業(yè) 名 稱 電子科學與技術(shù) 指導教師姓名 申請學位級別 工學學士 學位授予單位 河海大學 論文提交日期 2021 年 6 月 計算機及信息工程學院（常州） 河 海 大 學 河海大學 2021 屆本科畢業(yè)論文 基于 CPLD 的 USB 下載線 設(shè)計 2 河 海 大 學 本科畢業(yè)設(shè)計（論文）任務(wù)書 （理 工 科 類） Ⅰ、畢業(yè)設(shè)計（論文）題目： 基于 CPLD 的 USB 下載線設(shè)計 Ⅱ、畢業(yè)設(shè)計（論文）工作內(nèi)容 （從綜合運用知識、研究方案的設(shè)計、研究方法和手段的運用、應(yīng)用文獻資料、數(shù)據(jù)分析處理、圖紙質(zhì)量、技術(shù)或觀點創(chuàng)新等方面詳細說明） ： 隨著片上系統(tǒng)時代的到來 ,包括復(fù)雜可編程邏輯器件和現(xiàn)場可編程門陣列的可編程邏輯器件 ,應(yīng)用越來越廣泛。 本課