【正文】 、圖表要求：1）文字通順，語言流暢，書寫字跡工整，打印字體及大小符合要求，無錯(cuò)別字，不準(zhǔn)請(qǐng)他人代寫2）工程設(shè)計(jì)類題目的圖紙，要求部分用尺規(guī)繪制，部分用計(jì)算機(jī)繪制，所有圖紙應(yīng)符合國家技術(shù)標(biāo)準(zhǔn)規(guī)范。本人授權(quán)　　 　 　大學(xué)可以將本學(xué)位論文的全部或部分內(nèi)容編入有關(guān)數(shù)據(jù)庫進(jìn)行檢49索，可以采用影印、縮印或掃描等復(fù)制手段保存和匯編本學(xué)位論文。除了文中特別加以標(biāo)注引用的內(nèi)容外，本論文不包含任何其他個(gè)人或集體已經(jīng)發(fā)表或撰寫的成果作品。盡我所知，除文中特別加以標(biāo)注和致謝的地方外，不包含其他人或組織已經(jīng)發(fā)表或公布過的研究成果，也不包含我為獲得 及其它教育機(jī)構(gòu)的學(xué)位或?qū)W歷而使用過的材料。highf1f1low)up=1。b0000amp。b0000)begin{o1,o2,o3,o4,o5,o6,o7,o8}1。endelseup=0。des[8])begincount=1。des[7])begincount=1。des[6])begincount=1。des[5])43begincount=1。des[4])begincount=1。des[3])begincount=1。des[2])begincount=1。des[1])begincount=1。endelse if(count!=0)begincount=count+1。if(low==f1)low=439。f1=1。if(high=8)high=8。amp。amp。{d1,d2,d3,d4,d5}==539。b00)high=6。endif(d6)begin des[6]=1。b0000)amp。amp。{d1,d2,d3}==339。b0000)high=4。endif(d4)begin des[4]=1。b0000)amp。amp。amp。{d3,d4,d5,d6,d7,d8}==639。b0000)low=1。reg[2:0] count。input clk,d1,d2,d3,d4,d5,d6,d7,d8。o5。參考文獻(xiàn)1 ：機(jī)械工業(yè)出版社，2022:4132. 李秧耕,何喬治,：機(jī)械工業(yè)出版社，2022:981063. 王金明、 HDL ：人民郵電出版社，2022:78904. 袁俊泉、孫敏琪、曹瑞 . Verilog HDL 數(shù)字系統(tǒng)設(shè)計(jì)及其應(yīng)用.西安：西安電子科技大學(xué)出版社，20225. 杜建國. Verilog HDL ：國防工業(yè)出版社.2022:34456. 路而紅 .:清華大學(xué)出版社， 20227. ：電子工業(yè)出版社，20228. 肖工贈(zèng)， ，第 23 卷第 3 期399. 李國麗 ,朱維勇 , :機(jī)械工業(yè)出版社,2022:243110. HDL :清華大學(xué)出版社， 附錄//電梯控制器/*信號(hào)定義：clk:時(shí)鐘信號(hào)；d1,d2,d3,d4,d5,d6,d7,d8:樓層請(qǐng)求信號(hào)；o1。這幾個(gè)月，無論是在學(xué)習(xí)還是日常生活中，導(dǎo)師都給我很大的幫助和鼓勵(lì)，特別是在畢業(yè)設(shè)計(jì)上遇到的種種困難有退縮的想法的時(shí)候，在此，我表示由衷的感謝。另外，也培養(yǎng)了自己嚴(yán)肅認(rèn)真的科學(xué)態(tài)度和嚴(yán)謹(jǐn)求實(shí)的工作作風(fēng)。本次設(shè)計(jì)用 Verilog HDL 來實(shí)現(xiàn)電梯的軟件控制系統(tǒng)部分，這是我初次接觸這門語言，通過此次設(shè)計(jì)對(duì)該門語言有了概略的了解，Verilog HDL 語言是應(yīng)用最為廣泛的硬件語言之一，可用來進(jìn)行各種層次的邏輯設(shè)計(jì)，也可以進(jìn)行仿真、嚴(yán)整、時(shí)序分析等。綜合上述來說，控制經(jīng)濟(jì)指標(biāo)得到了提高。這樣實(shí)現(xiàn)安全又快速方便，大大縮短了設(shè)計(jì)的中期和調(diào)試周期，也節(jié)省36了一些意外損失所帶來的傷害及不必要的開支。35第 4 章 經(jīng)濟(jì)效益分析目前電梯已經(jīng)成為人們生產(chǎn)生活所必不可少的工具?？刂齐娞蓦娐纺苡洃浰袠菍诱?qǐng)求信號(hào)，并按如下運(yùn)行規(guī)則依次響應(yīng)：運(yùn)行過程中，先響應(yīng)最早的請(qǐng)求，再響應(yīng)后續(xù)的請(qǐng)求。33endelse if(highf1)up=1。lowf1)beginif(highf1amp。 判斷響應(yīng)若同時(shí)有兩個(gè)請(qǐng)求信號(hào)輸入，主空模塊應(yīng)能將兩個(gè)請(qǐng)求信號(hào)分別與當(dāng)前樓層信號(hào)比較，使電梯先去距離較近的樓層。des[7]=0。des[6]=0。des[5]=0。des[4]=0。des[3]=0。des[2]=0。des[1]=0。實(shí)現(xiàn)電梯開門 5s 后自動(dòng)關(guān)門控制。if(high==f1)high=439。b101)begincount=0。endif(d8)begin des[8]=1。b0000)amp。if(high7amp。amp。{d7,d8}==239。b0000)low=5。if((low5||low==439。if(high5amp。amp。{d5,d6,d7,d8}==439。b00)low=3。if((low3||low==439。if(high3amp。b0000amp。amp。if(low1||low==439。o8:樓層及請(qǐng)求信號(hào)狀態(tài)顯示；door:開門指示信號(hào)；f1:送數(shù)碼管顯示的當(dāng)前樓層數(shù)以上為定義此模塊的輸入、輸出以及內(nèi)部傳遞信號(hào)。o4。reg[3:0] low,high,f1。output o1,o2,o3,o4,o5,o6,o7,o8,door,f1。27圖 313生成如下： 主控模塊的設(shè)計(jì)此部分模塊包括請(qǐng)求輸入模塊、主控模塊、移位寄存顯示模塊和樓層顯示幾部分。24圖 38圖 39當(dāng)所有的結(jié)點(diǎn)都導(dǎo)入后，根據(jù)程序中的要求，將輸入結(jié)點(diǎn)進(jìn)行賦值，點(diǎn)擊下圖所示中的“ ”可以對(duì)輸入結(jié)點(diǎn)進(jìn)行時(shí)鐘賦值，起始值25可以自己設(shè)定；“ ”是進(jìn)行任意賦值，還有其他的圖標(biāo)，可根據(jù)需要來選擇。（4）器件編程文件：如用于 CPLD 文件、用于 FPGA 文件等。編譯完成后，那些由編譯起產(chǎn)生的代表輸出文件的圖標(biāo)將會(huì)出現(xiàn)在各模塊框的下面，可通過雙擊適當(dāng)?shù)奈募D標(biāo)來打開這些文件。圖 35點(diǎn)擊“Start”啟動(dòng)編譯，如無錯(cuò)誤，會(huì)顯示如圖 36 所示。編譯設(shè)定:HDL 文件輸入后，即可啟動(dòng)編譯程序來編譯項(xiàng)目。屬于電梯安全工作范圍的要求控制范圍，當(dāng)在轎外按按下此按鈕，控制系統(tǒng)給出高電平，此控制模塊的優(yōu)先級(jí)高于其他控制模塊，此按鈕按下程序直接執(zhí)行該程序，關(guān)閉轎門，電梯直接運(yùn)行到第一層，期間的任何呼叫都不響應(yīng)。 end else begin19 fl=fl1。always(posedge clk)beginif(xf)nf=1。output o1,o2,o3,o4,o5,o6,o7,o8,door。（1）建立設(shè)計(jì)項(xiàng)目，創(chuàng)建設(shè)計(jì)文件；（2）輸入設(shè)計(jì)文本并保存；（3）對(duì) HDL 文件進(jìn)行編譯，檢查句法錯(cuò)誤并修改；（4）進(jìn)行功能仿真，如有錯(cuò)誤，則修改源文件；（5）對(duì)設(shè)計(jì)指定器件并適配；（6）進(jìn)行時(shí)序仿真，如有錯(cuò)誤，修改源文件；（7）若以上步驟全通過的話，可進(jìn)行下載或其他操作。MAX+Plus II是一個(gè)完全集成化、易學(xué)易用的可編程邏輯設(shè)計(jì)環(huán)境，它可以在多平臺(tái)上運(yùn)行，其圖形界面豐富，加上完整的、可即使訪問的在線文檔，是設(shè)計(jì)人員可以輕松的掌握軟件的使用。Verilog HDL 適合算法級(jí)、寄存器傳輸級(jí)、門級(jí)和版圖級(jí)等各個(gè)層次的設(shè)計(jì)和描述。進(jìn)入 80 年代后期，硬件描述遠(yuǎn)向著標(biāo)準(zhǔn)化、集成化的方向發(fā)展。這種設(shè)計(jì)方法已經(jīng)被普遍采用。同時(shí)，如果所設(shè)計(jì)的系統(tǒng)的規(guī)模比較大，或設(shè)計(jì)軟件不能提供設(shè)計(jì)者所需要的庫單元時(shí)，這種方法就顯得很受限制了。 電梯控制回路設(shè)計(jì) Verilog HDL 及其特點(diǎn)電子系統(tǒng)的設(shè)計(jì)主要有原理圖輸入法和硬件描述語言設(shè)計(jì)兩種方式。采用 VerilogHDL硬件語言進(jìn)行電子電路的設(shè)計(jì),其特點(diǎn)是以軟件工具為核心,通過這些軟件完成產(chǎn)品開發(fā)的設(shè)計(jì)、電路分析(邏輯功能仿真)、糾錯(cuò)和驗(yàn)證、自動(dòng)布局布線、時(shí)序仿真(布線延遲分析)等各項(xiàng)測試工作,最后通過綜合器和適配器生成最終的目標(biāo)器件,從而實(shí)現(xiàn)電子電路的自動(dòng)化設(shè)計(jì)。對(duì)于恒負(fù)載的調(diào)速系統(tǒng)且如果生產(chǎn)機(jī)構(gòu)對(duì)調(diào)速系統(tǒng)的靜、動(dòng)態(tài)性能要求不高，可以采用轉(zhuǎn)速開環(huán)恒壓頻比（V/F=C）的控制系統(tǒng)，其結(jié)構(gòu)簡單、成本低，且容易控制。 圖 23 變頻器的基本構(gòu)成11主回路：是因?yàn)楫惒诫妱?dòng)機(jī)提供調(diào)壓、調(diào)頻電源的電力變換部分。交—交變頻器可將工頻交流直接變換成頻率、電壓均可控制的交流，又稱直接式變頻器。異步電動(dòng)機(jī)的氣隙磁通（主磁通）是定、轉(zhuǎn)子合成磁勢產(chǎn)生的，下面說明怎樣才能使氣隙磁通保持恒定。一、變頻調(diào)速的基本控制方式異步電動(dòng)機(jī)的同步轉(zhuǎn)速，即旋轉(zhuǎn)磁場的轉(zhuǎn)速為： n1= pnf1609式中 n1——同步轉(zhuǎn)速（ ） minrf1 ——定子頻率 （Hz） np——磁極對(duì)數(shù) 而異步電動(dòng)機(jī)的軸轉(zhuǎn)速為： n=n1(1s)=)1(60snfp?式中ｓ——異步電動(dòng)機(jī)的轉(zhuǎn)差率， 改變異