【正文】 度，提高產(chǎn)品的競爭能力。（5）工作速度快FPGA/CPLD器件的工作速度快，一般可以達到幾百兆赫茲，遠遠大于DSP器件。同時，使用FPGA器件后實現(xiàn)系統(tǒng)所需要的電路級數(shù)又少，因而整個系統(tǒng)的工作速度會得到提高。（6）增加系統(tǒng)的保密性能很多FPGA器件都具有加密功能，在系統(tǒng)中廣泛的使用FPGA器件可以有效防止產(chǎn)品被他人非法仿制。（7）降低成本使用FPGA器件實現(xiàn)數(shù)字系統(tǒng)設計時，如果僅從器件本身的價格考慮，有時還看不出來它的優(yōu)勢，但是影響系統(tǒng)成本的因素是多方面的，綜合考慮，使用FPGA的成本優(yōu)越性是很明顯的。首先，使用FPGA器件修改設計方便，設計周期縮短，使系統(tǒng)的研制開發(fā)費用降低；其次，F(xiàn)PGA器件可使印刷線路板面積和需要的插件減少，從而使系統(tǒng)的制造費用降低；再次，使用FPGA器件能使系統(tǒng)的可靠性提高，維修工作量減少，進而使系統(tǒng)的維修服務費用降低。總之，使用FPGA器件進行系統(tǒng)設計能節(jié)約成本。FPGA設計原則： FPGA設計的一個重要指導原則：面積和速度的平衡與互換，這個原則在后邊的濾波器設計中有大量的驗證體現(xiàn)。這里“面積”指一個設計消耗FPGA/CPLD的邏輯資源的數(shù)量，對于FPGA可以用所消耗的觸發(fā)器(FF)和查找表(IUT)來衡量，更一般的衡量方式可以用設計所占用的等價邏輯門數(shù)來衡量?！八俣取敝冈O計在芯片上穩(wěn)定運行所能夠達到的最高頻率，這個頻率由設計的時序狀況決定，和設計滿足的時鐘周期，PADto PAD Time, Clock Setup Time, Clock Hold Time, ClocktoOutput Delay等眾多時序特征量密切相關。面積(area)和速度(speed)這兩個指標貫穿著FPGA設計的始終，是設計質量評價的終極標準。關于面積和速度的兩個最基本的概念：面積與速度的平衡和面積與速度的互換。面積和速度是一對對立統(tǒng)一的矛盾體。要求一個設計同時具備設計面積最小，運行頻率最高是不現(xiàn)實的。更科學的設計目標應該是在滿足設計時序要求(包含對設計頻率的要求)的前提下，占用最小的芯片面積?；蛘咴谒?guī)定的面積下，使設計的時序余量更大，頻率跑得更高。這兩種目標充分體現(xiàn)了面積和速度的平衡的思想。關于面積和速度的要求，不應該簡單地理解為工程師水平的提高和設計完美性的追求，而應該認識到它們是和產(chǎn)品的質量和成本直接相關的。如果設計的時序余量比較大，跑的頻率比較高，意味著設計的健壯性更強，整個系統(tǒng)的質量更有保證；另一方面，設計所消耗的面積更小，則意味著在單位芯片上實現(xiàn)的功能模塊更多，需要的芯片數(shù)量更少，整個系統(tǒng)的成本也隨之大幅度削減。作為矛盾的兩個組成部分，面積和速度的地位是不一樣的。相比之下，滿足時序、工作頻率的要求更重要一些，當兩者沖突時，采用速度優(yōu)先的準則。面積和速度的互換是 FPGA設計的一個重要思想。從理論上講，一個設計如果時序余量較大，所能跑的頻率遠遠高于設計要求，那么就能通過功能模塊復用減少整個設計消耗的芯片面積，這就是用速度的優(yōu)勢換面積的節(jié)約；反之，如果一個設計的時序要求很高，普通方法達不到設計頻率，那么一般可以通過將數(shù)據(jù)流串并轉換，并行復制多個操作模塊，對整個設計采取“串并轉換”的思想進行運作，在芯片輸出模塊再在對數(shù)據(jù)進行“并串轉換”，是從宏觀上看整個芯片滿足了處理速度的要求，這相當于用面積復制換速度提高。舉一個例子。假設數(shù)字信號處理系統(tǒng)輸入數(shù)據(jù)流的速率是350Mb/s，而在FPGA上設計的數(shù)據(jù)處理模塊的處理速度最大為150Mb/s，由于處理模塊的數(shù)據(jù)吞吐量滿足不了要求，看起來直接在FPGA上實現(xiàn)是不可能的。這種情況下，就應該利用“面積換速度”的思想，至少復制成3個處理模塊，首先將輸入數(shù)據(jù)進行串并轉換，然后利用這三個模塊并行處理分配的數(shù)據(jù)，然后將處理結果“并串變換”，就完成數(shù)據(jù)速率的要求。我們在整個處理模塊的兩端看，數(shù)據(jù)速率是350Mb/s，而在FPGA的內部看，每個子模塊處理的數(shù)據(jù)速率是150Mb/s，其實整個數(shù)據(jù)的吞吐量的保障是依賴于3個子模塊并行處理完成的，也就是說利用了占用更多的芯片面積，實現(xiàn)了高速處理，通過“面積的復制換取處理速度的提高”的思想實現(xiàn)了設計。FPGA是英文Field Programmable Gate Array的縮寫，即現(xiàn)場可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個新概念，內部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內部連線（Interconnect）三個部分。FPGA的基本特點主要有：1）采用FPGA設計ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。2）FPGA可做其它全定制或半定制ASIC電路的中試樣片。3）FPGA內部有豐富的觸發(fā)器和I／O引腳。4）FPGA是ASIC電路中設計周期最短、開發(fā)費用最低、風險最小的器件之一。5）FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。可以說，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。目前FPGA的品種很多，有XILINX的XC系列、TI公司的TPC系列、ALTERA公司的FIEX系列等。FPGA是由存放在片內RAM中的程序來設置其工作狀態(tài)的，因此，工作時需要對片內的RAM進行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。加電時，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內編程RAM中，配置完成后，F(xiàn)PGA進入工作狀態(tài)。掉電后，F(xiàn)PGA恢復成白片，內部邏輯關系消失，因此，F(xiàn)PGA能夠反復使用。FPGA的編程無須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。當需要修改FPGA功能時，只需換一片EPROM即可。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，F(xiàn)PGA的使用非常靈活。FPGA有多種配置模式：并行主模式為一片F(xiàn)PGA加一片EPROM的方式；主從模式可以支持一片PROM編程多片F(xiàn)PGA；串行模式可以采用串行PROM編程FPGA；外設模式可以將FPGA作為微處理器的外設，由微處理器對其編程。Verilog HDL是一種硬件描述語言，用于從算法級、門級到開關級的多種抽象設計層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對象的復雜性可以介于簡單的門和完整的電子數(shù)字系統(tǒng)之間。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進行時序建模。Verilog HDL 語言具有下述描述能力：設計的行為特性、設計的數(shù)據(jù)流特性、設計的結構組成以及包含響應監(jiān)控和設計驗證方面的時延和波形產(chǎn)生機制。所有這些都使用同一種建模語言。此外，Verilog HDL語言提供了編程語言接口，通過該接口可以在模擬、驗證期間從設計外部訪問設計，包括模擬的具體控制和運行。Verilog HDL語言不僅定義了語法，而且對每個語法結構都定義了清晰的模擬、仿真語義。因此，用這種語言編寫的模型能夠使用Verilog仿真器進行驗證。語言從C編程語言中繼承了多種操作符和結構。Verilog HDL提供了擴展的建模能力，其中許多擴展最初很難理解。但是，Verilog HDL語言的核心子集非常易于學習和使用，這對大多數(shù)建模應用來說已經(jīng)足夠。當然,完整的硬件描述語言足以對從最復雜的芯片到完整的電子系統(tǒng)進行描述。歷史Verilog HDL語言最初是于1983年由Gateway Design Automation公司為其模擬器產(chǎn)品開發(fā)的硬件建模語言。那時它只是一種專用語言。由于他們的模擬、仿真器產(chǎn)品的廣泛使用，Verilog HDL 作為一種便于使用且實用的語言逐漸為眾多設計者所接受。在一次努力增加語言普及性的活動中，Verilog HDL語言于1990年被推向公眾領域。Open Verilog International（OVI）是促進Verilog發(fā)展的國際性組織。1992年，OVI決定致力于推廣Verilog OVI標準成為IEEE標準。這一努力最后獲得成功，Verilog 語言于1995年成為IEEE標準，稱為IEEE Std 1364－1995。完整的標準在Verilog硬件描述語言參考手冊中有詳細描述。主要能力 下面列出的是Verilog硬件描述語言的主要能力：基本邏輯門，例如and、or和nand等都內置在語言中。* 用戶定義原語（UDP）創(chuàng)建的靈活性。用戶定義的原語既可以是組合邏輯原語，也可以是時序邏輯原語。* 開關級基本結構模型，例如pmos 和nmos等也被內置在語言中。* 提供顯式語言結構指定設計中的端口到端口的時延及路徑時延和設計的時序檢查。* 可采用三種不同方式或混合方式對設計建模。這些方式包括：行為描述方式—使用過程化結構建模；數(shù)據(jù)流方式—使用連續(xù)賦值語句方式建模；結構化方式—使用門和模塊實例語句描述建模* Verilog HDL中有兩類數(shù)據(jù)類型：線網(wǎng)數(shù)據(jù)類型和寄存器數(shù)據(jù)類型。線網(wǎng)類型表示構件間的物理連線，而寄存器類型表示抽象的數(shù)據(jù)存儲元件。* 能夠描述層次設計，可使用模塊實例結構描述任何層次。* 設計的規(guī)?？梢允侨我獾模徽Z言不對設計的規(guī)模（大?。┦┘尤魏蜗拗?。* Verilog HDL不再是某些公司的專有語言而是IEEE標準。* 人和機器都可閱讀Verilog 語言，因此它可作為EDA的工具和設計者之間的交互語言。* Verilog HDL語言的描述能力能夠通過使用編程語言接口（PLI）機制進一步擴展。PLI是允許外部函數(shù)訪問Verilog 模塊內信息、允許設計者與模擬器交互的例程集合。* 設計能夠在多個層次上加以描述，從開關級、門級、寄存器傳送級（RTL）到算法級，包括進程和隊列級。* 能夠使用內置開關級原語在開關級對設計完整建模。* 同一語言可用于生成模擬激勵和指定測試的驗證約束條件，例如輸入值的指定。* Verilog HDL 能夠監(jiān)控模擬驗證的執(zhí)行，即模擬驗證執(zhí)行過程中設計的值能夠被監(jiān)控和顯示。這些值也能夠用于與期望值比較，在不匹配的情況下，打印報告消息。* 在行為級描述中，Verilog HDL不僅能夠在RTL級上進行設計描述，而且能夠在體系結構級描述及其算法級行為上進行設計描述。* 能夠使用門和模塊實例化語句在結構級進行結構描述。* Verilog HDL 的混合方式建模能力，即在一個設計中每個模塊均可以在不同設計層次上建模。* Verilog HDL 還具有內置邏輯函數(shù)，例如amp。（按位與）和|（按位或）。* 對高級編程語言結構，例如條件語句、情況語句和循環(huán)語句，語言中都可以使用。* 可以顯式地對并發(fā)和定時進行建模。* 提供強有力的文件讀寫能力。* 語言在特定情況下是非確定性的，即在不同的模擬器上模型可以產(chǎn)生不同的結果；例如，事件隊列上的事件順序在標準中沒有定義。DSP簡介今天，DSP廣泛應用于現(xiàn)代技術中，它已是許多產(chǎn)品的關鍵部分，在我們日常生活中扮演著越來越重要的角色。最近，系西北工業(yè)大學Aviation微電子研究中心完成了數(shù)字信號處理器的核心NDSP25的設計，它是以TexasTms320系列為指導來完成TMS320C25的數(shù)字信號處理器設計的目標，通過用一低端設計流，NDSP25兼容了TMS320C25的時間界面和指導內容。數(shù)字信號處理器(Digital Signal Processor)是一種適合對數(shù)字信號進行高速實時處理的專用處理器，其主要用來實時快速地實現(xiàn)各種數(shù)字信號處理算法。在當今的數(shù)字化時代背景下，DSP已成為通信、計算機、消費類電子產(chǎn)品等領域的基礎器件。數(shù)字信號處理器與數(shù)字信號處理有著密不可分的關系，我們通常說的“DSP”也可以指數(shù)字信號處理(Digital Signal Processing)，在本文里都是指數(shù)字信號處理器。數(shù)字信號處理是一門包括了許多學科并應用于很多領域的學科，是指利用計算機或是專用處理設備，以數(shù)字形式對信號進行采集、變換、濾波、估值、增強、壓縮、識別等處理，得到符合要求的信號形式。數(shù)字信號處理器是用于處理數(shù)字信號的器件，因此它是伴隨著數(shù)字信號處理才產(chǎn)生的。DSP發(fā)展歷程大致分為三個階段：20世紀70年代理論先行，80年代產(chǎn)品普及和90年代的突飛猛進。在DSP出現(xiàn)之前數(shù)字信號處理只能依靠微處理器(MPU)來完成。但MPU較低的處理速度無法滿足高速實時的要求。因此，直到20世紀70年代，有人才提出了DSP的理論和算法基礎。隨著大規(guī)模集成電路技術的發(fā)展，1982年世界上誕生了首枚DSP芯片。幾年后，第二代基于CMOS工藝的DSP芯片應運而生。80年代后期，第三代DSP芯片問世。90年代DSP發(fā)展最快，相繼出現(xiàn)了第四代和第五代DSP器件。經(jīng)過20多年的發(fā)展，DSP產(chǎn)品的應 用已擴大到人們的學習、工作和生活的各個方面，并逐漸成為電子產(chǎn)品更新?lián)Q代的決定 因素。第二篇：英文文獻翻譯（模版）在回顧D和H的文章時，我愿意第一個去單獨地討論每一篇，然后發(fā)表一些總體的觀點。在他的論文中，D系統(tǒng)地發(fā)表了一個隱形的問題的分析和當前在教育研究中的兩難問題。他提出了幾個含蓄的假設需要被提問，嚴重地甚至通過定量的和定型的研究者，就像政策的提出者。在這些假設中，其中一個是關于推論創(chuàng)新的項目的原因。D的總體結論是我們做改革因為他們有有用的政治和經(jīng)濟的末端。不幸運地是，它看起來很多的項目都被做了因為確實是D提出來的原因。另一個提出的觀點與被學習變量有關。在討論他的第三章中，D提出了一個觀點，研究需要利用很長的時間，比半年和一年的在校時間還要長。正如第三章，他指出，這個很長的等級觀點是因為巨大的變化。大量的變量需要被考慮進去在下一代被提出之前，或者有龐大地例子在傳統(tǒng)的例子被改革之前。在最近幾年，研究者已經(jīng)使用不同的變量，例如盟約。更多的這些是“天資與勤奮相互作用?！比欢?，僅僅設定了一個標準變量。在第三章中的一個暗示是，我們需要去看多種變量就像我們去看預測的變量。每一個個體的支出都與確定的協(xié)變量緊密相關。另外，多種的支出在不同的聯(lián)系當中將會代表其他的變量需要去學習。這個提出了一些問題:。足夠的數(shù)據(jù)分析工具是為了這些分析嗎？他