【導(dǎo)讀】下載驗(yàn)證和實(shí)現(xiàn)CPU功能。通過VHDL語言定制了運(yùn)算器ALU模塊和調(diào)用宏模塊。成電路設(shè)計(jì)方面可根據(jù)實(shí)際情況定制,具有靈活性、可靠性和可擴(kuò)展性。CPU的設(shè)計(jì)是《計(jì)算機(jī)組成原理》中一個很重要的內(nèi)容。型機(jī)的運(yùn)行,了解整機(jī)動態(tài)過程,及理解計(jì)算機(jī)從機(jī)器指令到微指令的工作原理。CPU即中央處理器，是計(jì)算機(jī)的核心。組和內(nèi)部總線等構(gòu)成。本CPU設(shè)計(jì)系統(tǒng)中控制器選擇狀態(tài)機(jī)控制器方案，而其對。應(yīng)的指令集類型選擇CISC。應(yīng)特定用戶要求或特定電子系統(tǒng)的需要而設(shè)計(jì)、制造的集成電路。路技術(shù)與特定用戶的整機(jī)或系統(tǒng)技術(shù)緊密結(jié)合的產(chǎn)物。ASIC是為某個客戶定制的。芯片，費(fèi)用高、風(fēng)險大、周期長。本、周期等問題。FPGA的出現(xiàn)為現(xiàn)代電子產(chǎn)。更可靠完成設(shè)計(jì)工作。為了提高操作系統(tǒng)的效率，并盡量縮短指令系統(tǒng)與高級語言的語義差別，目前在中高檔服務(wù)器中普遍采用這一指令系。線及緩沖器)三大部分。CPU的工作原理就像一個工廠對產(chǎn)品的加工過程:進(jìn)入工。寄存器組用于在指令執(zhí)行過后存放操作數(shù)和中間數(shù)據(jù)，

　　

【正文】 w = 39。039。 if ready = 39。139。 then regSel = instrReg(2 downto 0)。 regWr = 39。139。 next_state = incPc。 else next_state = loadI6。 end if。 ********************************************************BRANCHI when braI2 = progtrRd = 39。139。 alusel = inc。 shiftsel = shftpass。 outregWr = 39。139。 next_state = braI3。 when braI3 = next_state = braI4。 when braI4 = outregRd = 39。139。 next_state = braI5。 when braI5 = outregRd=39。139。 progtrWr=39。139。 addrregWr=39。139。 next_state=braI6。 when braI6 = vma=39。139。 rw=39。039。 next_state = braI7。 when braI7 = vma = 39。139。 rw = 39。039。 if ready = 39。139。 then progtrWr = 39。139。 next_state = loadPc。 else next_state = braI7。 end if。 *********************************************************BRANCHGTI when bgtI2 = regSel = instrReg(5 downto 3)。 regRd = 39。139。 opRegWr = 39。139。 next_state = bgtI3。 when bgtI3 = opRegRd = 39。139。 regSel = instrReg(2 downto 0)。 regRd = 39。139。 psel = gt。 next_state = bgtI4。 when bgtI4 = opRegRd = 39。139。 after 1 ns。 1ns 后工作寄存器讀允許 regSel = instrReg(2 downto 0)。 regRd = 39。139。 psel = gt。選定目的操作數(shù)寄存器，讀允許，比較器運(yùn)算類型置為 gt（大于） if pout = 39。139。 then next_state = bgtI5。 若比較輸出為 1，則下一狀態(tài)置為 bgtI5 else next_state = incPc。 end if。 否則下 一狀態(tài)置為 incPc when bgtI5 = progtrRd=39。139。 alusel=inc。 shiftSel=shftpass。 next_state=bgtI6。 when bgtI6 = progtrRd = 39。139。 alusel = inc。 shiftsel = shftpass。 outregWr = 39。139。 next_state = bgtI7。 when bgtI7 = next_state = bgtI8。 簡單 CPU 的邏輯設(shè)計(jì) 20 when bgtI8 = outregRd = 39。139。 next_state = bgtI9。 when bgtI9 =outregRd = 39。139。progtrWr = 39。139。 addrregWr = 39。139。 next_state = bgtI10。 when bgtI10 = vma = 39。139。 rw = 39。039。 next_state = bgtI11。 when bgtI11 = vma = 39。139。 rw = 39。039。 if ready = 39。139。 then progtrWr = 39。139。 next_state = loadPc。 else next_state = bgtI11。 end if。 若 ready信號為 1，則程序計(jì)數(shù)器寫 允許，下一狀態(tài)跳轉(zhuǎn)到 loadPc,否則下一狀態(tài)跳回 bgtI11 ***********************************************************INC when inc2 = regSel = instrReg(2 downto 0)。 regRd = 39。139。 alusel = inc。 shiftsel = shftpass。 outregWr = 39。139。 next_state = inc3。 when inc3 = outregRd = 39。139。 next_state = inc4。 when inc4 = outregRd = 39。139。 regsel = instrReg(2 downto 0)。 regWr = 39。139。 next_state = incPc。 ***********************************************************DEC when dec2 = regSel = instrReg(2 downto 0)。 regRd = 39。139。 alusel = dec。 shiftsel = shftpass。 outregWr = 39。139。 next_state = dec3。 when dec3 = outregRd = 39。139。 next_state = dec4。 when dec4 = outregRd = 39。139。 regsel = instrReg(2 downto 0)。 regWr = 39。139。 next_state = incPc。 ***********************************************************AND when and2 =regSel=instrReg(5 downto 3)。 regRd=39。139。 opRegWr=39。039。 next_state=and3。 when and3 = regSel=instrReg(5 downto 3)。regRd=39。139。 opRegWr =39。139。 opRegRd =39。139。next_state=and4。 when and4 =regSel=instrReg(2 downto 0)。 regRd=39。139。 alusel=andOp。 shiftsel=shftpass。outRegWr = 39。139。 next_state=and5。 when and5 =outRegRd = 39。139。 regWr=39。039。regSel=instrReg(2 downto 0)。 next_state = and6。 when and6 =regWr = 39。139。outRegRd = 39。139。 regSel=instrReg(2 downto 0)。 outRegRd = 39。139。next_state = incPc。 ***********************************************************OR when or2 =regSel=instrReg(5 downto 3)。 regRd=39。139。 opRegWr=39。039。 next_state=or3。 when or3 = regSel=instrReg(5 downto 3)。regRd=39。139。 opRegWr =39。139。 opRegRd =39。139。next_state=or4。 when or4 =regSel=instrReg(2 downto 0)。 regRd=39。139。 alusel=orOp。 shiftsel=shftpass。outRegWr = 39。139。 next_state=or5。 when or5 =outRegRd = 39。139。 regWr=39。039。regSel=instrReg(2 downto 0)。 next_state = or6。 when or6 =regWr = 39。139。outRegRd = 39。139。 regSel=instrReg(2 downto 0)。 outRegRd = 39。139。next_state = incPc。 *********************************************************XOR when xor2 =regSel=instrReg(5 downto 3)。 regRd=39。139。 opRegWr=39。039。 簡單 CPU 的邏輯設(shè)計(jì) 21 next_state=xor3。 when xor3 = regSel=instrReg(5 downto 3)。regRd=39。139。 opRegWr =39。139。 opRegRd =39。139。next_state=xor4。 when xor4 =regSel=instrReg(2 downto 0)。 regRd=39。139。 alusel=xorOp。 shiftsel=shftpass。outRegWr = 39。139。 next_state=xor5。 when xor5 =outRegRd = 39。139。 regWr=39。039。regSel=instrReg(2 downto 0)。 next_state = xor6。 when xor6 =regWr = 39。139。outRegRd = 39。139。 regSel=instrReg(2 downto 0)。 outRegRd = 39。139。next_state = incPc。 **********************************************************NOT when not2 =regSel=instrReg(2 downto 0)。 regRd=39。139。 alusel=notOp。 shiftsel=shftpass。outRegWr = 39。139。 next_state=not3。 when not3 =outRegRd = 39。139。 next_state = not4。 when not4 =regSel=instrReg(2 downto 0)。regWr = 39。139。outRegRd = 39。139。next_state = incPc。 **********************************************************ADD when plus2 = opRegRd=39。139。next_state = plus3。 when plus3 = opRegRd=39。139。regSel = instrReg(5 downto 3)。regRd = 39。139。 next_state = plus4。 when plus4 =regsel = instrReg(2 downto 0)。regRd = 39。139。alusel=plus。 shiftsel = shftpass。 next_state = plus5。 when plus5 =regsel = instrReg(2 downto 0)。regRd = 39。139。 alusel=plus。 shiftsel = shftpass。 outregWr = 39。139。next_state = plus6。 when plus6 = outregRd = 39。139。 next_state = plus7。 when plus7 = outregRd = 39。139。regsel = instrReg(2 downto 0)。 regWr = 39。139。next_state = incPc。 **********************************************************ZERO when zero2 = regSel = instrReg(2 downto 0)。 regRd = 39。139。 alusel = zero。 shiftsel = shftpass。 outregWr = 39。139。 next_state = zero3。 when zero3 = outregRd = 39。139。 next_state = zero4。 when zero4 = outregRd = 39。139。 regsel = instrReg(2 downto 0)。 regWr = 39。139。 next_state = incPc。