【導(dǎo)讀】畢業(yè)設(shè)計(jì)（論文）。學(xué)生姓名：孫光源學(xué)號(hào)：080110011111. 專業(yè)年級(jí)：電子科學(xué)與技術(shù)2021級(jí)

　　

【正文】 成的正確性。 25 圖 48 狀態(tài)模塊仿真 結(jié)束語 基于 Verilog語言對(duì)程序進(jìn)行代碼編寫是這次論文的主要工作，是文章的另外一個(gè)重要環(huán)節(jié)，以格雷碼計(jì)數(shù)器和空滿信號(hào)為電路特點(diǎn)，進(jìn)行了電路設(shè)計(jì)。 第二章所提研究解決亞穩(wěn)態(tài)和空滿信號(hào)問題的解決方案，再本章節(jié)得到了實(shí)際應(yīng)用和具體說明。通過使用格雷碼計(jì)數(shù)器并且同步異步信號(hào)避免亞穩(wěn)態(tài)產(chǎn)生，同時(shí)通過指針比較得到空滿信號(hào)進(jìn)一步控 制 FIFO的讀和寫。 本章使用分模塊討論的方法有利于簡(jiǎn)化代碼精簡(jiǎn)電路，使設(shè)計(jì)層次化，便于電路查錯(cuò)與改進(jìn)，保最后各模塊都進(jìn)行了仿真，保證了電路的穩(wěn)定性和精確性。 26 第五章 系統(tǒng)的仿真和測(cè)試 FIFO 的實(shí)現(xiàn) ， 采用 Verilog HDL 進(jìn)行程序編寫 ， 仿真工具則使用了 MEN TOR 公司的ModelSim SE 。對(duì)頂層模塊的仿真結(jié)果分別如圖 51 所示。寫入的數(shù)據(jù)能嚴(yán)格按照先入先出進(jìn)行讀取，狀態(tài)位的信號(hào)生成也完全正確。 FIFO 的頂層模塊仿真波形 FIFO首先必須實(shí)現(xiàn)存儲(chǔ)， 讀取的功能，再者狀態(tài)端口功能也得實(shí)現(xiàn)。本文所做的 FIFO是 64X8位的。 在 TB文件中定義了一個(gè) 20ns為周期的寫時(shí)鐘和 30ns為周期的讀時(shí)鐘， 0到 100ns內(nèi)，所有端口設(shè)置成 0，設(shè)置一個(gè)隨機(jī)寫數(shù)的寫操作 TASK， FIFO_WR，和一個(gè)讀操作的 TASK，F(xiàn)IFO_RD 。 100ns后 wren置 1， rden置 0，進(jìn)行 8次 FIFO_WR，寫時(shí)鐘經(jīng)歷 8個(gè)周期即 160ns后，延遲 50ns，此時(shí)是 310ns， wren置 0， rden置 1，進(jìn)行 8 次 FIFO_RD，將 FIFO 讀空，觀察仿真圖中的 din， dout， empty 可以看出，數(shù)據(jù)按照先入先出的規(guī)則進(jìn)行傳輸，讀空時(shí)狀態(tài)位 empty出現(xiàn)脈沖，再用同樣的方法測(cè) 66次 FIFO_WR，滿信號(hào)出現(xiàn)在 64次寫數(shù)據(jù)時(shí)，再進(jìn)行 66次 FIFO_RD， dout只有 64個(gè)數(shù)據(jù)讀出，第 65， 66個(gè)數(shù)據(jù)沒有覆蓋第 64個(gè)數(shù)據(jù)，同時(shí) empty端出現(xiàn)了讀空信號(hào)。通過以上工作仿真，驗(yàn)證了電路的正確性。 27 圖 51 頂層文件仿真波形 FPGA 綜合分析 完成了系統(tǒng)功能驗(yàn)證之后，緊接著需要在具體的 FPGA開發(fā)板上進(jìn)行邏輯綜 合 .本文是在 synplify pro環(huán)境下綜合的，經(jīng)過綜合后，整體電路布局 和資源占用表如下圖 52圖 53所示 ,資源占用總量為 110個(gè) LUTS。 圖 52 synplify pro 綜合 RTL 視圖 28 圖 53 綜合資源占用表 DC 綜合結(jié)果分析 完成了 FPGA 綜合后，進(jìn)一步需要結(jié)合具體工藝和約束條件將設(shè)計(jì)轉(zhuǎn)化成基礎(chǔ)的門電路，讀取代碼腳本并設(shè)置約束條件后得到綜合結(jié)果 DC綜合后得到的 STATUS模塊電路圖如下： 圖 54 DC 綜合 status 電路圖 DC綜合后得到的讀控制模塊電路圖如下： 29 圖 55 DC 綜合讀指針電路圖 DC綜合后得到的 DSRAM模塊電路圖如下， 由于有 512個(gè)寄存器，所以總圖較大。 圖 56 dsram 模塊 DC 綜合電路 DC綜合后得到的頂層模塊電路圖如下： 圖 57 頂層模塊 dc 綜合電路 DC 綜合后得到的功耗報(bào)告圖如下，總電路功耗為 W，其中 CELL 占總功耗的比率為 77%，網(wǎng)表占總功耗的比率為 23%。 30 圖 58 dc 綜合功耗報(bào)告 DC綜合后得到的面積報(bào)告圖如下：電路占用的總面積為 。 圖 59 dc 綜合面積報(bào)告 31 結(jié)束語 本文詳述了基于 Verilog語言的高速異步 FIFO設(shè)計(jì)過程 ，通過一個(gè)正向設(shè)計(jì)的方式來達(dá)成設(shè)計(jì)任務(wù)。首先深入分析了 FIFO設(shè)計(jì)中的兩個(gè)重點(diǎn)問題，亞穩(wěn)態(tài)和空滿信號(hào)產(chǎn)生，并且給出了具體的解決方案，通過同步電路并且使用格雷碼計(jì)數(shù)器的方法解決了亞穩(wěn)態(tài)問題，把數(shù)據(jù)丟失的概率降低到一個(gè)非常低的程度，再通過同步異步信號(hào)并給地址增加一個(gè)額外狀態(tài)位，對(duì)讀寫指針進(jìn)行比較的方法產(chǎn)生了空滿信號(hào)，方法是保守的，但是不影響電路的正確性，只是效率有所降低，并且是可以接受的。其次是對(duì)電路結(jié)構(gòu)的描述，將實(shí)現(xiàn)準(zhǔn)備好的思路應(yīng)用到電路中去，分模塊獨(dú)立設(shè)計(jì)，依次進(jìn)行仿真，仿真結(jié)果均正確，最后通過 FPGA 綜合 DC綜合生成門級(jí)電路，了解了所設(shè)計(jì)電路的功耗，面積。此外，所設(shè)計(jì)的電路，深度寬度可以根據(jù)需要改動(dòng)，占用面積小，容量大，電路結(jié)構(gòu) 靈活、方便、高效的特性，可以廣泛的應(yīng)用于集成電路設(shè)計(jì)中去。 在 FIFO 電路的設(shè)計(jì)過程中，作者有過一個(gè)低功耗構(gòu)思，加入一個(gè)門控電路，在滿信號(hào)時(shí)，關(guān)閉寫時(shí)鐘，這樣可以節(jié)省寫時(shí)鐘翻轉(zhuǎn)時(shí)的功耗。但是由于時(shí)間和水平所限，未能完成該項(xiàng)優(yōu)化工作，希望以后在工作中有機(jī)會(huì)能夠繼續(xù)對(duì)這個(gè)電路進(jìn)行研究。 最后，由于本人基礎(chǔ)較差，該論文中存在的錯(cuò)誤和不足，還望老師批評(píng)與指點(diǎn)。 32 致謝 隨著本論文的完成，大學(xué)的四年生活即將劃傷一個(gè)圓滿的句號(hào)。在論文寫作過程中，得到了雷鑑銘老師的親切關(guān)懷和耐心的指導(dǎo)。雷老師淵博的學(xué)識(shí)、開闊的學(xué)術(shù)視野、嚴(yán)謹(jǐn)求實(shí)的治學(xué)作風(fēng)、平易近人的高尚品德、樂觀積極和豁達(dá)開朗的生活態(tài)度給我留下了極為深刻的印象，將使我終生受益。同時(shí)還在思想、生活上給我以無微不至的關(guān)懷，除了敬佩雷老師的專業(yè)水平外，他的治學(xué)嚴(yán)謹(jǐn)和科學(xué)研究的精神也是我永遠(yuǎn)學(xué)習(xí)的榜樣，并將積極影響我今后的學(xué)習(xí)和工作。在此，對(duì)雷老師表示我最誠(chéng)摯的感謝，更代表我的父母對(duì)雷老師的悉心培養(yǎng)表示最衷心的謝意。 在論文即將完成 之際，我的心情無法平靜，從開始進(jìn)入課題到論文的順利完成，有多少可敬的師長(zhǎng)、同學(xué)、朋友給了我無言的幫助，在這里請(qǐng)接受我誠(chéng)摯的謝意 !謝謝你們 ! 感謝劉建輔導(dǎo)員和彭丹輔導(dǎo)員，大學(xué)四年里，在我彷徨的時(shí)候你們開導(dǎo)過我，在我生活遇到困難的時(shí)候，你們給過我無私幫助，在此，致以我對(duì)二位最衷心的感謝。 感謝我的好兄弟們，能和你們念一所大學(xué)是我最大的收獲。 感謝所有的老師們，是你們傳授了我知識(shí)，給了我最寶貴的財(cái)富。感謝所有一路走過來的同學(xué)們，和你們一起奮斗的日子我將一生難忘。 最后我還要感謝電子系和我的母校文華學(xué)院四年來對(duì)我的 栽培。 33 參考文獻(xiàn) 【 1】雷海衛(wèi)，劉俊 .FPGA中軟 FIFO設(shè)計(jì)和實(shí)現(xiàn) .微計(jì)算機(jī)信息 .(2) 【 2】黃平，何虎剛，徐定杰 .導(dǎo)航接收機(jī)的非對(duì)稱異步 FIFO設(shè)計(jì) .彈箭與制導(dǎo)學(xué)報(bào) .. 【 3】陳明義，周建國(guó) .高速大容量 FIFO的設(shè)計(jì) .電子科技 .2021,4(4). 【 4】蔡發(fā)志，蘇進(jìn)，葉兵 . 異步 FIFO的 Verilog HDL設(shè)計(jì) . 儀器儀表用戶 .2021,2(2). 【 5】夏宇聞 . Verilog 數(shù)字系統(tǒng)設(shè)計(jì)教程 [M].北京 :北京航空航天大學(xué)出版社 ,2021. 【 6】王 智 ,羅新民 .電子工程師 .(6). 【 7】張海勇 ,葉顯陽 ,皮代軍 ,秦水介 .現(xiàn)代電子技術(shù) .2021,2(18). 【 8】 Clifford E. Cummings Synthesis and Scripting Techniques for Designing Multi Asynchronous Clock Designs . In: Proceedings of Synopsys Users Group Conference , SNUG2021. San Jose(CA, USA). 【 9】侯伯亨 ,顧 新 .VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計(jì) .西安 :西安電子科技大學(xué)出版社 ,1999 . 【 10】 王偉 .Verilog HDL程序設(shè)計(jì)與應(yīng)用 [M].北京 ： 人民郵電出版社 ， 2021. 【 11】 Clifford E. Cummings and Peter Alfke. Simulation and Synthesis Techniques for Asynchronous FIFO Design with Asynchronous Pointer Comparisons, SNUG 2021 User Papers， March 2021. 【 12】 . Clifford E. Cummings. Synthesis and Scripting Techniques for Asynchronous Design. SNUG 2021 User Papers， March 2021. 34 附錄 //寫控制模塊 module wr_ptr(wclk,full,rstn,wren,wr_ptr_gray,wr_ptr)。 input wclk。 input rstn。 input wren。 input full。 output [6:0] wr_ptr_gray。 output [6:0] wr_ptr。 reg [6:0] wr_ptr。 always@(posedge wclk or negedge rstn) if(!rstn) wr_ptr = 739。h00。 else if(wren amp。amp。 !full) wr_ptr = wr_ptr + 739。h1。 function [6:0] bin_gray。 input [6:0] bin。 integer i。 begin bin_gray [6] = bin[6]。 for(i=0。i6。i=i+1) bin_gray [i] = bin [i] ^ bin [i+1]。 end endfunction 35 assign wr_ptr_gray = bin_gray(wr_ptr)。 endmodule //讀控制模塊 module rd_ptr(rclk,rstn,rden,rd_ptr_gray,empty,rd_ptr)。 input rclk。 input rstn。 input rden。 input empty。 output [6:0] rd_ptr_gray。 output [6:0] rd_ptr。 reg [6:0] rd_ptr。 always@(posedge rclk or negedge rstn) if(!rstn) rd_ptr = 739。h00。 else if(rden amp。amp。 !empty) rd_ptr = rd_ptr + 739。h1。 function [6:0] bin_gray。 input [6:0] bin。 integer i。 begin bin_gray [6] = bin[6]。 for(i=0。i6。i=i+1) bin_gray [i] = bin [i] ^ bin [i+1]。 end endfunction 36 assign rd_ptr_gray = bin_gray(rd_ptr)。 endmodule //DSRAM 模塊 module dsram( // a clock domain clka,wea,addra,dina, // b clock domain clkb,addrb,doutb )。 input clka,wea。 input [5:0] addra。 input [7:0] dina。 input clkb。 input [5:0] addrb。 output [7:0] doutb。 reg [7:0] mem[63:0]。 always@(posedge clka) if(wea) mem[addra] = dina。 assign doutb = mem[addrb]。 endmodule //STATUS 模塊 module status(wclk,rclk,wr_ptr_gray,rd_ptr_gray,full,empty,rstn)。 input wclk。 37 input rclk。 input rstn。 input [6:0] wr_ptr_gray,rd_ptr_gray。 output empty,full。 wire [6:0] wr_ptr_bin。 wire [6:0] rd_p