【導(dǎo)讀】進(jìn)行的研究工作及取得的成果。盡我所知，除文中特別加以標(biāo)注和致謝的地方。陽工學(xué)院及其它教育機(jī)構(gòu)的學(xué)位或?qū)W歷而使用過的材料。對(duì)本研究提供過幫助。和做出過貢獻(xiàn)的個(gè)人或集體，均已在文中作了明確的說明并表示了謝意。本人完全了解安陽工學(xué)院關(guān)于收集、保存、使用畢業(yè)設(shè)計(jì)（論文）的規(guī)定，采用影印、縮印、數(shù)字化或其它復(fù)制手段保存論文；在不以贏利為目的前提下，學(xué)?？梢怨颊撐牡牟糠只蛉績?nèi)容。

　　

【正文】 FPGA的 FFT處理器具有的 特點(diǎn)： (1)由于 FPGA器件內(nèi)嵌大量的乘法器資源，蝶形運(yùn)算單元采用四個(gè)乘法器并行運(yùn)算，減少運(yùn)算時(shí)間。 (2)FPGA內(nèi)部的 DCM模塊提供倍頻功能，蝶形運(yùn)算采用流水線工作方式，使每一個(gè)蝶形運(yùn)算在一個(gè)時(shí)鐘周期內(nèi)完成，提高了處理速度。 (3)采用塊浮點(diǎn)結(jié)構(gòu)來實(shí)現(xiàn) FFT運(yùn)算，這種算法結(jié)構(gòu)相比定點(diǎn)運(yùn)算，提高了精度，相比浮 點(diǎn)運(yùn)算，提高了速度，簡化了結(jié)構(gòu)，保證處理器具有高速度、高精度的特點(diǎn)。 (4)大點(diǎn)數(shù)的 FFT運(yùn)算時(shí)，基于正序輸入、倒序輸出的 DITFFT操作方式，設(shè)計(jì)了減少旋轉(zhuǎn)因子的讀取次數(shù)方案，這樣既降低了處理器的功耗，又省去倒序輸入時(shí)的倒序操作，簡化了系統(tǒng)設(shè)計(jì)。 (5)RAM采用乒乓結(jié)構(gòu)對(duì)數(shù)據(jù)進(jìn)行存儲(chǔ)和讀取，配合蝶形運(yùn)算單元的流水線工作方式，保證了數(shù)據(jù)的流水線處理。 兵乓結(jié)構(gòu)如圖 35所示： 輸 入 數(shù)據(jù) 選 擇單 元輸 入 數(shù)據(jù) 選 擇單 元數(shù) 據(jù) 緩 沖模 塊 2數(shù) 據(jù) 緩 沖模 塊 2數(shù) 據(jù) 緩 沖模 塊 1數(shù) 據(jù) 緩 沖模 塊 1輸 出 數(shù)據(jù) 選 擇單 元輸 出 數(shù)據(jù) 選 擇單 元數(shù) 據(jù) 流運(yùn) 算 處理 模 塊數(shù) 據(jù) 流運(yùn) 算 處理 模 塊 圖 35 乒乓結(jié)構(gòu)示意圖 綜上所述 FFT整體模塊結(jié)構(gòu) 如圖 36所示 cl kr stst a r tI i n [ 1 1 . . 0 ]Q i n [ 1 1 . . 0 ]f f t I [ 1 1 . . 0 ]f f t Q [ 1 1 . . 0 ]cf f t 4 st a r tf a ct o r st a r ti n p u t b u syo u t d a t a e nw e nw d a t a I [ 1 1 . . 0 ]w d a t a Q [ 1 1 . . 0 ]r a d d r [ 9 . . 0 ]w a d d r [ 9 . . 0 ]O u t P o si t i o n [ 9 . . 0 ]cl k acl k bw e aa d d r a [ 9 . . 0 ]a d d r b [ 9 . . 0 ]d i a [ 1 1 . . 0 ]d o b [ 1 1 . . 0 ]cl k acl k bw e aa d d r a [ 9 . . 0 ]a d d r b [ 9 . . 0 ]d i a [ 1 1 . . 0 ]d o b [ 1 1 . . 0 ]cl ki n v e r tr stst a r tI [ 1 1 . . 0 ]Q [ 1 1 . . 0 ]I o u t [ 1 3 . . 0 ]Q o u t [ 1 3 . . 0 ]cl kD [ 1 5 . . 0 ]Q [ 1 1 . . 0 ]cl kD [ 1 5 . . 0 ]Q [ 1 1 . . 0 ]cl kr sta n g l e [ 9 . . 0 ]I [ 1 3 . . 0 ]Q [ 1 3 . . 0 ]I o u t [ 1 5 . . 0 ]Q o u t [ 1 5 . . 0 ]cl ki n v e r tr stst a r ta n g l e [ 9 . . 0 ]DE N AQP R EC L Ra d d re s s : A a d d re s sd i v 4 l i m i t : I l i m i td i v 4 l i m i t : Q l i m i tm u l f a ct o r: a m u l f a ct o rcl krs ts t a rti n v e rti n p u t b u s yo u t d a t a e nI i n [ 1 1 . . 0 ]Q i n [ 1 1 . . 0 ]I o u t [ 1 3 . . 0 ]Q o u t [ 1 3 . . 0 ]O u t Po s i t i o n [ 9 . . 0 ]b l o ckd ra m : Q ra mb l o ckd ra m : I ra mi n v _ re gro f a ct o r: a ro f a ct o rcf f t 4 : a cf f t 4 圖 36 FFT 整體模塊結(jié)構(gòu)圖 17 第 四 章 FFT的硬件 仿真 在完成了 FFT系統(tǒng) RTL設(shè)計(jì)，選用 Alterx公司的 Quartus Ⅱ進(jìn)行了最后的時(shí)序仿真測(cè)試 。并將仿真測(cè)試結(jié)果與 Matlab的計(jì)算結(jié)果 做了對(duì)比。 復(fù)數(shù)乘法器的 時(shí)序仿真 復(fù)數(shù)乘法器的 VHDL 設(shè)計(jì)中，需要考慮復(fù)數(shù)運(yùn)算的實(shí)現(xiàn)、運(yùn)算前后數(shù)據(jù)位寬的變化以及各數(shù)據(jù)位如何取舍等實(shí)際問題。由于采用定點(diǎn)運(yùn)算，必須保證乘法中數(shù)據(jù)不會(huì)溢出。復(fù)數(shù)乘法中，乘以旋轉(zhuǎn)因子，復(fù)數(shù)的模的長度是不變的，而結(jié)果的實(shí)部或虛部最大可以為輸入數(shù)據(jù)的 2倍，因此輸出數(shù)據(jù)應(yīng)增大 1bit 以防止溢出。此處乘法輸入為 98bit bit? ,乘法的結(jié)果 17bit,最終輸出數(shù)據(jù)為 9bit。 設(shè)計(jì)輸入被乘數(shù)為 X jY? ，數(shù)據(jù)為 8位有符號(hào)數(shù)，即數(shù)據(jù)范圍為 128～ 127。負(fù)數(shù)采用補(bǔ)碼表示。旋轉(zhuǎn)因子存儲(chǔ)陣列中的數(shù)據(jù)為 cps cmscos、 、 ，其中 cos 為 8位有符號(hào)數(shù)， cps cms、分別是旋轉(zhuǎn)因子實(shí)部 cos 和虛部 sin 的和或差。 cos 以及 sin 本應(yīng)為 1～ 1 之間的小數(shù)，這里乘以 128 便 化為 了 8bit 的有符號(hào)數(shù)，最終輸出時(shí)再除以 128 即可。為防止數(shù)據(jù)溢出， cps cms和采用 9 位有符號(hào)數(shù)。 對(duì)于補(bǔ)碼表示的數(shù)據(jù)，同位長的數(shù)據(jù)可以直接相加減， 不同 位長的數(shù)據(jù)需要按照位數(shù)較長的數(shù)據(jù)進(jìn)行補(bǔ)位，位為同位長數(shù)據(jù)后再相加減，所得結(jié)果數(shù)據(jù)位長加一。補(bǔ)碼的乘法同樣需要補(bǔ)位，所得乘積位數(shù)為乘數(shù)、被乘數(shù)數(shù)據(jù)位寬之和。 乘法器仿真時(shí)序圖如 圖 41所示 ： 圖 41 乘法器仿真時(shí)序圖 經(jīng)過與 Matlab 計(jì)算結(jié)果分析對(duì)比，乘法器仿真時(shí)序結(jié)果正確。 18 蝶形運(yùn)算器的 仿真 有了復(fù)數(shù)乘法器的時(shí)序仿真，下面 對(duì)蝶形處理器單元進(jìn)行完整的仿真，仿真參數(shù) 設(shè)置如下 ： 假設(shè) CLK 為輸入一個(gè)周期為 200ns 的時(shí)鐘 ,ReX1 為輸入數(shù)據(jù) x1 的實(shí)部 20,ImX1 為輸入數(shù)據(jù) x1 的虛部 50,ReX2 為輸入數(shù)據(jù) x2 的實(shí)部 50,ImX2 為輸入數(shù)據(jù) x2 的虛部 20, 旋轉(zhuǎn)因子81 2 8 1 1 8 4 9jC jS e j?? ? ? ? ?，則 C=118, C+S=167， CS=69,則 cos_in 等于 C+S=167,cps_in 等于 CS=69。計(jì)算出的結(jié)果 X1 的實(shí)部為 r1_out,X1 的虛部為 i1_out,結(jié)果 X2 的實(shí)部為 r2_out,X2的虛部為 i2_out。計(jì)算結(jié)果為： 1 1 1 2 ( ) 5 8 8 7R jI X X C jS j? ? ? ? ? ? (41) 2 2 1 2 ( ) 18 13R jI X X C jS j? ? ? ? ? ? ? (42) 蝶形運(yùn)算器 仿真結(jié)果如圖 42 所示 ： 圖 42 蝶形運(yùn)算器仿真時(shí)序圖 仿真結(jié)果和計(jì)算結(jié)果完全一致，蝶形運(yùn)算設(shè)計(jì)正確。 19 FFT 的整體 FPGA 實(shí)現(xiàn)和仿真 首先進(jìn)行時(shí)序 設(shè)置： 0 1 2 3NCNCNCc l ks t a r tb u s yfft _ i n p u t b．輸出時(shí)序 0 1 2 3 4 5 6 7c lkd a ta _ o u tenfft _ o u tpu t c． 仿真時(shí)序圖： 設(shè)計(jì)一個(gè) 64 點(diǎn) 的 FFT， data_image_in, data_real_in,fft_real_out,fft_image_out 仿真時(shí)序如下圖： 圖 43仿真時(shí)序圖 為了防止最終結(jié)果溢出，對(duì)每級(jí)輸出結(jié)果均進(jìn)行增益調(diào)節(jié)，總增益調(diào)節(jié)為 0． 028，輸入輸出數(shù)據(jù)的顯示格式為帶符號(hào)的十進(jìn)制數(shù)，用 Quartus lI進(jìn)行功能仿真，其中 Iin、 Qin分別為系統(tǒng)輸入數(shù)據(jù)的實(shí)部和虛部輸入端口， Iout、 Qout分別為系統(tǒng)輸出數(shù)據(jù)的實(shí)部和虛部輸出 20 端口，將系統(tǒng)功能仿真結(jié)果的數(shù)據(jù)與 MATLAB FFT計(jì)算 結(jié)果的數(shù)據(jù)進(jìn)行逐一比較，可見系統(tǒng)功能仿真結(jié)果與 MATLAB FFT計(jì)算 結(jié)果相一致，雖存在一些誤 差，但經(jīng)分析，誤差值在系統(tǒng)誤差的允許范圍內(nèi)，因此驗(yàn)證了設(shè)計(jì)的正確性。 這表明采用本文的基 2算法所設(shè)計(jì)的 FFT處理器可以達(dá)到一定的處理 精度，仿真結(jié)果進(jìn)一步證明了該 FFT處理系統(tǒng)的可靠性。 21 結(jié)論 FFT運(yùn)算是數(shù)字信號(hào)處理的基本運(yùn)算， FFT處理器是數(shù)字信號(hào)處理中的最重要的運(yùn)算單元。在頻譜分析、數(shù)字語音編碼、雷達(dá)信號(hào)處理、聲納信號(hào)分析、數(shù)字濾波、數(shù)字通信、圖象處理、生物醫(yī)學(xué)工程等有著極為廣泛的應(yīng)用。而高性能 FFT處理器的研究與實(shí)現(xiàn)是當(dāng)前數(shù)字信號(hào)處理領(lǐng)域的一個(gè)熱點(diǎn)。 FPGA作為 ASIC領(lǐng)域中的一種半定制電路，由于它的諸多優(yōu)點(diǎn)，日益受到數(shù)字信號(hào)系統(tǒng)設(shè)計(jì)者的青睞。目前使用 FPGA設(shè)計(jì)的專用 FFT處理器普遍為 1024點(diǎn) 16位字長定點(diǎn)、塊浮點(diǎn)、浮點(diǎn)運(yùn)算的處理，可以達(dá)到的速度數(shù)量級(jí)在幾十和數(shù)百 us量級(jí)。隨著數(shù)字信號(hào)處理領(lǐng)域?qū)Ω咚賹?shí)時(shí)性的要求，這種長度的 FFT模塊在實(shí)際應(yīng)用中的分辨率是不夠的。因此，追求更高性能的 FFT處理器的研究將會(huì)繼續(xù)進(jìn)行下去。 本文以高速 FFT處理器的研究與 FPGA實(shí)現(xiàn)作為選題，對(duì)此進(jìn)行了詳細(xì)的 研究。該 設(shè)計(jì)采用順序 結(jié)構(gòu)設(shè)計(jì)蝶形運(yùn)算單元 ， 同時(shí)采用雙端口 RAM存儲(chǔ)結(jié)構(gòu) 。 設(shè)計(jì)主要 包括雙端口 RAM數(shù)據(jù)存儲(chǔ)單元、 FFT運(yùn)算單元、旋轉(zhuǎn)因子產(chǎn)生器 (ROM)、地址生成及控制單元、倒序單元五個(gè)模塊。 設(shè)計(jì)使用 VHDL語言進(jìn)行了底層描述，并在 Alterx公司提供的 Quartus Ⅱ 集成開發(fā)環(huán)境中實(shí)現(xiàn)了處理器各個(gè)模塊的 RTL設(shè)計(jì)， 并完成了功能仿真 。 最后 和 Matlab的計(jì)算結(jié)果進(jìn)行對(duì)比分析 ，電路的信噪比可以達(dá)到 50dB；通過布局布線后的資源占用報(bào)表顯示，整個(gè)設(shè)計(jì)占用的 FPGA門數(shù)為 552806；通過布局布線后的靜態(tài)時(shí)序分析表明，電路可以正常工作在 100MHz的時(shí)鐘頻率下，完成 4096點(diǎn)復(fù)數(shù) FFT運(yùn)算 需要 20578個(gè)時(shí)鐘周期，即在 100MHz的時(shí)鐘頻率下，完成一次FFT運(yùn)算只需要 205． 78us。從以上對(duì)處理器的仿真結(jié)果、資源利用和運(yùn)行速度的分析表明，本文所設(shè)計(jì)的 FFT處理器芯片達(dá)到了高速高性能的 FFT設(shè)計(jì)要求。 建議在后續(xù)的研究工作中，進(jìn)一步優(yōu)化蝶形運(yùn)算結(jié)構(gòu)，在整體結(jié)構(gòu)上可以采用部分并行或流水的處理方法，通過增加運(yùn)算處理器來進(jìn)一步提高運(yùn)算速度。在旋轉(zhuǎn)因子的考慮上可以進(jìn)一步優(yōu)化，以減小硬件資源和數(shù)據(jù)訪問時(shí)間。整體結(jié)構(gòu)上也可以設(shè)計(jì)成可配置點(diǎn)數(shù)的專用FFT芯片，適應(yīng)不同的應(yīng)用場合。 22 致謝 時(shí)光如 梭，四年的大學(xué)生活也轉(zhuǎn)瞬即逝，很快 就要離開度過人生最美好時(shí)光的美麗校園，離開朝夕相處的同學(xué)和傳道授業(yè)解惑的恩師，心里十分傷感 。在這里感謝你們?cè)谶@四年里對(duì)我的關(guān)心和幫助。 本次畢業(yè)設(shè)計(jì)接近尾聲，在這里我要感謝我的指導(dǎo)老師郭老師幾個(gè)月來對(duì)我的耐心指導(dǎo)與幫助。如果沒有郭 老師的幫助我想 要完成本次設(shè)計(jì)要走很多彎路。為了讓我們能更實(shí)際的了解我選擇的系統(tǒng)設(shè)計(jì)，郭老師耐心地為我 講解 了算法的相關(guān)思維。在設(shè)計(jì)的過程中，我遇到了很多算法分析和系統(tǒng)設(shè)計(jì)等方面的問題，每當(dāng)這個(gè)時(shí)候，郭 老師都會(huì)為我耐心的講解，結(jié)合一些實(shí)際例子加以說明， 為我提供了很大的幫助。在做畢業(yè)設(shè)計(jì)這段時(shí)間里，我學(xué)到了很多課堂上沒有學(xué)到的知識(shí)。我甚至感覺這半年的時(shí)間勝過我以往所學(xué)到的知識(shí)。本次設(shè)計(jì)使我對(duì)大學(xué)學(xué)習(xí)有了一個(gè)系統(tǒng)的總結(jié)，使得我受益匪淺。 最后還要感謝所有教過我的老師，沒有你們對(duì)我知識(shí)的積累，我就不可能在今天完成我的設(shè)計(jì)。 感謝我的朋友們 和 同學(xué) 們 ，他們?cè)谏?和 學(xué)習(xí) 中 給了我很多的幫助， 感謝他們?cè)谶@次 課題設(shè)計(jì)中的幫助。 他們的這份真摯的友情我會(huì)永遠(yuǎn)珍惜。 感謝我的父母、 姐姐、弟弟 在生活上對(duì)我無私的關(guān)心和照顧。 感謝所有給予過我?guī)椭娜恕? 23 參 考文獻(xiàn)： [1] Weiser M． The Computer for the 21st Century[J]． ,Scientific American， 1991， 265(3)： 94~104． [2] 徐光佑，史元春，謝偉凱．普適計(jì)算 [J]．計(jì)算機(jī)學(xué)報(bào)， 2021， 26(9)： 1042～ 1050． [3] Sandhu R， Samarafi P． Access Control： Principles and Prac