【導(dǎo)讀】語(yǔ)音處理、圖像處理、雷達(dá)信號(hào)處理、計(jì)算機(jī)和多媒體等領(lǐng)域。器的發(fā)展，使得電子設(shè)計(jì)的規(guī)模和集成度大幅度提高。在不同應(yīng)用場(chǎng)合使用不同。性能的FFT處理器。由于FPGA在速度和集成度方面的飛速提高，使得利用硬件來(lái)實(shí)現(xiàn)。數(shù)字信號(hào)處理找到了新的方法。FPGA使用可編程的查找表。FFT算法，使得使用VHDL語(yǔ)言基于FPGA實(shí)現(xiàn)FFT成為研究方向。因子存儲(chǔ)器ROM、地址發(fā)生器。本文以8點(diǎn)復(fù)數(shù)、8位數(shù)據(jù)位寬為例進(jìn)行設(shè)計(jì)與。采用Altera公司的CycloneII系列FPGA芯片EP2C8Q208C8實(shí)現(xiàn)該。處理器,用QuartusII進(jìn)行開(kāi)發(fā)。

　　

【正文】 .基于 FPGA的 FFT處理器的實(shí)現(xiàn) . 哈爾濱 :哈爾濱理工大學(xué)， [7] 何鋒 .VHDL語(yǔ)言中信號(hào)設(shè)置的不同方式及注意事項(xiàng) . 半導(dǎo)體技術(shù) , [8] 周海 斌 ,劉剛 .基于 FPGA的高速實(shí)時(shí) FFT處理器設(shè)計(jì) [J]電子工程師 , [9] 程佩青 .數(shù)字信號(hào)處理教程 .北京 :清華大學(xué)出版社， [10] 劉凌，胡永生 .數(shù)字信號(hào)處理的 FPGA實(shí)現(xiàn) .北京 :清華大學(xué)出版社， 2020. 36 [11] 譚會(huì)生 .EDA技術(shù)基礎(chǔ) .湖南 :湖南大學(xué)， [12] 王旭東，靳雁霞 .MATLAB 及其在 FPGA中的應(yīng)用 .北京 :國(guó)防工業(yè)出版社， [13]李晶皎，李景宏，曹陽(yáng) .邏輯與數(shù)字系統(tǒng)設(shè)計(jì) .北京：清華大學(xué)出版社， [14] 戴明禎 .數(shù)字信號(hào)處理的硬件實(shí)現(xiàn) .北京 :航空工業(yè)出版社， [15] 張丕狀 .基于 VHDL的 CPLD/FPGA開(kāi)發(fā)與應(yīng)用 .北京：國(guó)防工業(yè)出版社， [16] 周金富 .VHDL與 EDA技術(shù)入門(mén)速成 .北京 :人發(fā)郵電出版社， 附件： 27 雙端口 RAM 實(shí)現(xiàn)源碼 LIBRARY IEEE。 USE 。 USE 。 USE 。 USE 。 ENTITY RAM IS PORT ( DATA_FFT , DATA_IO : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 Q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0)。 CLOCK , IO_MODE : IN STD_LOGIC。 WE , RE : IN STD_LOGIC。 WADDRESS: IN STD_LOGIC_VECTOR (3 DOWNTO 0)。 RADDRESS: IN STD_LOGIC_VECTOR (3 DOWNTO 0))。 END ENTITY RAM。 ARCHITECTURE RTL OF RAM IS TYPE MEM IS ARRAY (0 TO 15) OF STD_LOGIC_VECTOR(7 DOWNTO 0)。 SIGNAL RAMTMP : MEM。 BEGIN WRITE FUNCTIONAL SECTION PROCESS (CLOCK,WADDRESS,WE) BEGIN IF (CLOCK=39。039。) THEN IF (WE = 39。139。) THEN IF (IO_MODE = 39。039。) THEN RAMTMP (CONV_INTEGER (WADDRESS)) = DATA_FFT 。 ELSIF (IO_MODE = 39。139。) THEN 28 RAMTMP (CONV_INTEGER (WADDRESS)) = DATA_IO 。 END IF 。 END IF 。 END IF 。 END PROCESS 。 READ FUNCTIONAL SECTION PROCESS (CLOCK,RADDRESS,RE) BEGIN IF (CLOCK=39。139。) THEN IF (RE = 39。139。) THEN Q = RAMTMP(CONV_INTEGER (RADDRESS)) 。 END IF。 END IF。 END PROCESS。 END RTL。 ROM 實(shí)現(xiàn)源碼 LIBRARY IEEE 。 USE 。 USE 。 USE 。 USE 。 ENTITY ROM IS PORT ( CLOCK , EN_ROM : IN STD_LOGIC 。 ROMADD : IN STD_LOGIC_VECTOR(2 DOWNTO 0) 。 ROM_DATA : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ) 。 END ROM 。 29 ARCHITECTURE RTL OF ROM IS BEGIN PROCESS(CLOCK,EN_ROM) BEGIN IF(EN_ROM = 39。139。) THEN IF(CLOCK = 39。139。) THEN CASE ROMADD IS WHEN 000 = ROM_DATA = 00111111 。 WHEN 001 = ROM_DATA = 00000000 。 WHEN 010 = ROM_DATA = 00111111 。 WHEN 011 = ROM_DATA = 00111111 。 WHEN 100 = ROM_DATA = 00000000 。 WHEN 101 = ROM_DATA = 00111111 。 WHEN 110 = ROM_DATA = 10111111 。 WHEN 111 = ROM_DATA = 00111111 。 WHEN OTHERS = ROM_DATA = 01000000 。 END CASE 。 END IF 。 END IF 。 END PROCESS 。 30 END RTL 。 8 位加法器實(shí)現(xiàn)源碼 LIBRARY IEEE； USE ； USE ； ENTITY ADDER4B IS 4 位二進(jìn)制并行加法器 PORT(CIN： IN STD_LOGIC； A： IN STD_LOGIC_VECTOR(3 DOWNTO 0)； B： IN STD_LOGIC_VECTOR(3 DOWNTO 0)； S： OUT STD_LOGIC_VECTOR(3 DOWNTO 0)； CONT： OUT STD_LOGIC)； END ADDER4B； ARCHITECTURE RTL OF ADDER4B IS SIGNAL SINT： STD_LOGIC_VECTOR(4 DOWNTO 0)； SIGNAL AA， BB： STD_LOGIC_VECTOR(4 DOWNTO 0)； BEGIN AA=39。039。amp。 A； 將 4 位加數(shù)矢量擴(kuò)為 5 位，為進(jìn)位提供空間 BB=39。039。amp。 B； 將 4 位被加數(shù)矢量擴(kuò)為 5 位，為進(jìn)位提供空間 SINT=AA+BB+CIN ； S=SINT(3 DOWNTO 0)； CONT=SINT(4)； END RTL； LIBRARY IEEE； USE ； USE ； ENTITY ADDER8B IS 31 由 4 位二進(jìn)制并行加法器級(jí)聯(lián)而成的 8 位二進(jìn)制加法器 PORT(CIN： IN STD_LOGIC； A： IN STD_LOGIC_VECTOR(7 DOWNTO 0)； B： IN STD_LOGIC_VECTOR(7 DOWNTO 0)； S： OUT STD_LOGIC_VECTOR(7 DOWNTO 0)； COUT： OUT STD_LOGIC)； END ADDER8B； ARCHICTURE RTL OF ADDER8B IS COMPONENET ADDER4B 對(duì)要調(diào)用的元件 ADDER4B 的界面端口進(jìn)行定義 PORT(CIN： IN STD_LOGIC； A： IN STD_LOGIC_VECTOR(3 DOWNTO 0)； B： IN STD_LOGIC_VECTOR(3 DOWNTO 0)； S： OUT STD_LOGIC_VECTOR(3 DOWNTO 0)； CONT： OUT STD_LOGIC)； END COMPONENT ； SIGNAL CARRY_OUT： STD_LOGIC； 4 位加法器的進(jìn)位標(biāo)志 BEGIN U1： ADDER4B 例化 4 位二進(jìn)制加法器 U1 PORT MAP(CIN=CIN， A=A(3 DOWNTO 0)， B=B(3 DOWNTO0)， S=S(3 DOWNTO 0)， COUT=CARRY_OUT)； U2： ADDER4B 例化 4 位二進(jìn)制加法器 U2 PORT MAP(CIN=CARRY_OUT， A=A(7 DOWNTO 4)， B=B(7 DOWNTO 4)， S=S (7 DOWNTO 4)； CONT=CONT)； END RTL； 8 位乘法器實(shí)現(xiàn)源碼 32 LIBRARY IEEE； USE ； ENTITY ANDARITH IS 選通與門(mén)模塊 PORT (ABIN： IN STD_LOGIC； 與門(mén)開(kāi)關(guān) DIN： IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 8 位輸入 DOUT： OUT STD_LOGIC_VECTOR (7 DOWNTO 0))； 8 位輸出 END ANDARITH； ARCHITECTURE RTL OF ANDARITH IS BEGIN PROCESS (ABIN， DIN) BEGIN FOR I IN 0 TO 7 LOOP 循環(huán)，分別完成 8 位數(shù)據(jù)與一位 DOUT (I)=DIN (I)AND ABIN； 控制位的與操作 END LOOP； END PROCESS； END RTL； LIBRARY IEEE； USE ； ENTITY REG16B IS 16 位鎖存器 PORT (CLK： IN STD_LOGIC； 鎖存信號(hào) CLR： IN STD_LOGIC； 清零信號(hào) D： IN STD_LOGIC_VECTOR (8 DOWNTO 0) 8 位數(shù)據(jù)輸入 Q： OUT STD_LOGIC_VECTOR(15 DOWNTO 0))； 16 位數(shù)據(jù)輸出 END REG16B； ARCHITECTURE RTL OF REG16B IS SIGNAL R16S： STD_LOGIC_VECTOR(15 DOWNTO 0)； 16 位寄存器設(shè)置 BEGIN 33 PROCESS (CLK， CLR) BEGIN IF CLR = 39。139。 THEN R16S= 0000000000000000； 異 步復(fù)位信號(hào) ELSIF CLK39。EVENT AND CLK = 39。139。 THEN 時(shí)鐘到來(lái)時(shí)，鎖存輸入值 R16S(6 DOWNTO 0)=R16S(7 DOWNTO 1)； 右移低 8 位 R16S(15 DOWNTO 7)=D； 將輸入鎖到高能位 END IF； END PROCESS； Q=R16S； END RTL； LIBRARY IEEE； USE ； 8 位右移寄存器 ENTITY SREG8B IS PORT (CLK： IN STD_LOGIC； LOAD ： IN STD _LOGIC； BIN： IN STD_LOGIC_VECTOR(7DOWNTO 0)； QB： OUT STD_LOGIC )； END SREG8B； ARCHITECTURE RTL OF SREG8B IS SIGNAL REG8B： STD_LOGIC_VECTOR(7 DOWNTO 0)； BEGIN PROCESS (CLK， LOAD) BEGIN IF CLK39。EVENT AND CLK= 39。139。 THEN 34 IF LOAD = 39。139。 THEN REG8=DIN； 裝載新數(shù)據(jù) ELSE REG8(6 DOWNTO0)=REG8(7 DOWNTO 1)； 數(shù)據(jù)右移 END IF； END IF； END PROCESS； QB= REG8 (0)； 輸出最低位 END RTL； LIBRARY IEEE； USE ； USE ； ENTIT