【導(dǎo)讀】本文以設(shè)計(jì)16階低通FIR濾波器為例，借助于MATLAB以及AlteraDSPBuilder. 對(duì)濾波器建模，然后分別進(jìn)行Simulink下的仿真，仿真達(dá)到要求后，用SignalCompiler逐步。QuartusΙΙ的時(shí)序仿真，在QuartusΙΙ中用嵌入式邏輯分析儀SignalTapΙΙ觀察波形，當(dāng)輸入混。頻信號(hào)時(shí)，輸出只有低頻信號(hào)，高頻信號(hào)被濾掉。仿真結(jié)果符合要求后，完成在FPGA上。這種設(shè)計(jì)方法將已經(jīng)成熟的在Matlab中進(jìn)行DSP算法設(shè)計(jì)優(yōu)化的過(guò)程，與先。地提高了DSP算法到實(shí)現(xiàn)的應(yīng)用速度，簡(jiǎn)化了DSP的設(shè)計(jì)流程。與以往FPGA的傳統(tǒng)的基于。硬件描述語(yǔ)言的設(shè)計(jì)相比，這種流程會(huì)更快捷、更容易。

　　

【正文】 ，因此可以直接使用 Modelsim對(duì)生成的 VHDL代碼進(jìn)行功 能仿真。Modelsim仿真步驟如下： 打開(kāi) Modelsim軟件，執(zhí)行 ToolsExecute Macro… ，在彈出的文件選擇對(duì)話框中，把文件目錄切換到工程目錄 E:\CAIYI\下，將 “”文件選中并打開(kāi)， Modelsim軟件就開(kāi)始對(duì) ，隨后自動(dòng)打開(kāi) wave窗口，顯示仿真結(jié)果，如圖 4－ 9所示。 25 圖 49 Modelsim數(shù)字 仿真結(jié)果 圖 4－ 9所示的 Modelsim仿真結(jié)果屬于數(shù)字結(jié)果，與 Simulink中的模擬仿真結(jié)果沒(méi)有可比性。用鼠標(biāo) 左鍵將 “/ tb_ tap16/yout1”單擊選中后，執(zhí)行 ViewProperties，彈出 “Wave Properties”（波形參數(shù)）的 View頁(yè)面對(duì)話框。在對(duì)話框中修改 Radix為 Unsigned。然后展開(kāi)Format頁(yè)面對(duì)話框，選中 “Analog”，并把仿真波形參數(shù) Height設(shè)置為 100，把波形的幅度標(biāo)尺參數(shù) Scale設(shè)置為 。完成后，再用鼠標(biāo)左鍵將 “/ tb_tap16/xin”單擊選中，同上進(jìn)行波形設(shè)置。波形參數(shù)設(shè)置結(jié)束后，用鼠標(biāo)左鍵單擊 OK按鈕， 退 出設(shè)置，得到的 Modelsim仿真結(jié) 果如圖 4－ 圖 411所示，可以看出此仿真波形與 Simulink中的仿真結(jié)果是一致的。 圖 410 輸入 xin的波形 26 圖 411 輸出 yout1的波形 第 QuartusⅡ 下的 時(shí)序仿真 Modelsim軟件只能實(shí)現(xiàn)對(duì)設(shè)計(jì)電路的功能仿真，其仿真結(jié)果不能反映針對(duì)硬件的真實(shí)特性。為了得到更加逼近真實(shí)電路的特性，還需要進(jìn)行時(shí)序仿真。在 SignalCompiler過(guò)程中，已經(jīng)將 Matlab上的仿真信息轉(zhuǎn)變成了可用于 Quartus ΙΙ進(jìn)行時(shí)序仿真的激勵(lì)信息及相關(guān)仿真文件，因此可以 很容易地使用 Quartus ΙΙ實(shí)現(xiàn)時(shí)序仿真。 Quartus ΙΙ時(shí)序仿真的具體操作如下： 打開(kāi) Quartus ΙΙ集成環(huán)境，執(zhí)行 FileOpen Project… ，在彈出的 Open Project對(duì)話框中，把文件目錄切換到工程目錄 E:\CAIYI\下，在設(shè)計(jì)項(xiàng)目中打開(kāi) “ ” 。在 SignalCompiler的 Quartus ΙΙ編譯過(guò)程中，具體的器件由 Quartus ΙΙ自動(dòng)決定，在實(shí)際使用中，需要選擇具體器件型號(hào)。執(zhí)行 AssignmentsDevice… ，為設(shè)計(jì)項(xiàng)目選擇具體目標(biāo) 芯片，本設(shè)計(jì)為EP1C6Q240C8。然后執(zhí)行 ProcessingStart Compilation或者單擊 工具按鈕對(duì) .vhd頂層文件進(jìn)行編譯。編輯過(guò)程分多個(gè)步驟完成，編譯過(guò)程中各步驟的進(jìn)程在 Quartus ΙΙ窗口左側(cè)的Status窗口中顯示，如果編譯過(guò)程中沒(méi)有錯(cuò)誤出現(xiàn)，會(huì)彈出一個(gè)編譯成功的提示框，單擊確定按鈕后， Quartus ΙΙ顯示如圖 4－ 12所示的界面。在 Quartus ΙΙ窗口下部的 Messages窗格中，將會(huì)顯示編譯過(guò)程中出現(xiàn)的提示信息。編譯結(jié)束只之后， Quartus ΙΙ自動(dòng)打開(kāi)一個(gè)Compilation Report窗口，報(bào)告表明實(shí)現(xiàn)這個(gè)電路占用了 2555個(gè)邏輯單元和 50個(gè)引腳。用窗口左側(cè)的層次結(jié)構(gòu)可以查看各部分的詳細(xì)報(bào)告。 27 圖 412 Compilation Report窗口 如果在編譯過(guò)程中有錯(cuò)誤出現(xiàn)，編譯會(huì)自動(dòng)終止，并在消息框中顯示錯(cuò)誤信息，每一個(gè)錯(cuò)誤有單獨(dú)的錯(cuò)誤信息提示。雙擊消息框中的錯(cuò)誤信息提示， Quartus ΙΙ會(huì)自動(dòng)定位錯(cuò)誤的位置，要獲得關(guān)于該錯(cuò)誤的幫助，可以選中該錯(cuò)誤信息，并按 F1鍵。如果在編譯過(guò)程中有警告信息，也會(huì)在消息框中列出，使用相同的方法可以定位產(chǎn) 生警告的位置。 由于，只要來(lái)自 Altera DSP Builder庫(kù)以外的模塊， SignalCompiler都不能將其變成硬件電路，即不會(huì)影響生成的 HDL代碼程序，所以，在仿真之前，先要建立一個(gè)矢量波形文件，包含輸入信號(hào)的波形，另外還要指定所要觀察的輸出信號(hào)，否則在仿真時(shí)，信息框中將提出輸入沒(méi)有信號(hào)源的警告，仿真失敗，如圖 4－ 13所示。 圖 4－ 13 仿真警告提示 仿真時(shí)仿真工具將矢量波形作為輸入加到模塊上并觀察其響應(yīng)，建立矢量波形文件步驟如下： (1) 用 FileNew菜單打開(kāi)如圖 4－ 14所示 的對(duì)話框。 (2) 單擊 Other Files，選擇 Vector Waveform File，單擊 OK按鈕，打開(kāi)矢量波形編輯器窗口 (圖 415)。保存矢量波形文件為 。用 EditEnd Time菜單設(shè)定仿真終止時(shí)間為。用 ViewFit in Window菜單在窗口中顯示整個(gè)仿真的時(shí)間范圍。 28 圖 4－ 14 建立一個(gè)矢量波形 圖 415 矢量波形編輯器窗口 (3) 將要仿真的輸入 /輸出等電路節(jié)點(diǎn)加入到波形中來(lái)。用 EditInsert Node or Bus菜單打開(kāi)如圖 4－ 13所示的窗口， 單擊 Node Finder...按鈕，打開(kāi)如圖 4－ 16所示的窗口，在 Filter下拉框中選擇所要尋找節(jié)點(diǎn)的類型，這里選擇 Pins： all，單擊 List按鈕，在 Nodes Found框中列出所有引腳。 圖 416 Node Finder窗口 29 (4) 單擊要加入的信號(hào)，單擊 按鈕，將其添加到右邊 Selected Nodes框中。要添加全部，單擊 按鈕即可。然后單擊 OK按鈕關(guān)閉 Node Finder對(duì)話框，再按 OK按鈕返回波形編輯器窗口，如圖 4－ 17所示。 圖 417 波形編輯器窗口 (5) 確定輸入信號(hào) xin， clock和 sclrp，輸出 yout1的邏輯由仿真器自動(dòng)生成。在本設(shè)計(jì)中，xin是由 10kHz和 160kHz兩個(gè)正弦波疊加而成的波形，由于正弦波形輸入的是模擬信號(hào)，而在 Quartus ΙΙ中表現(xiàn)的是數(shù)字信號(hào)，所以輸入信號(hào)的得到比較麻煩。此處根據(jù)在 ModelSim中功能仿真得到的輸入波形，用窗口左側(cè)工具欄中對(duì)應(yīng)的工具自行編輯波形。本人是單擊按鈕，出現(xiàn)如圖 4－ 16窗口，設(shè)置參數(shù)如圖。按圖 4－ 17所示編輯 clock和 sclrp的波形，并保存矢量波形文件。 Clock是系統(tǒng)時(shí)鐘輸入端； sclrp是 yout1輸出的 控制輸入端，當(dāng) sclrp為高電平時(shí)，電路沒(méi)有信號(hào)輸出，當(dāng) sclrp為低電平時(shí)允許電路輸出。 圖 4－ 16 xin波形編輯 30 圖 4－ 17 測(cè)試用的矢量波形 Quartus ΙΙ的仿真分為功能仿真（ Functional Simulation）和時(shí)序仿真（ Timing Simulation）。功能仿真認(rèn)為 FPGA中的邏輯單元和連線是完美的，且信號(hào)傳輸中不存在傳輸延遲，這種仿真比較簡(jiǎn)單。時(shí)序仿真則比較復(fù)雜，考慮了信號(hào)傳輸中的延遲。由于功能仿真已經(jīng)在 ModelSim中進(jìn)行過(guò)了，在此，只用再對(duì)模型進(jìn)行時(shí)序仿真就可以了 。 時(shí)序仿真的步驟如下： (1) 用 AssignmentsSettings菜單打開(kāi) Settings窗口。 (2) 在窗口左側(cè)的設(shè)置分類列表中選擇 Simulator Settings， Quartus ΙΙ已經(jīng)把工程中唯一的 .vwf文件 。 (3) 在 Simulation mode中選擇 Timing。如圖 4－ 18所示。 圖 4－ 18 仿真參數(shù)設(shè)置 31 (4) 按 OK按鈕，完成設(shè)置。 (5) 用 ProcessingStartStart Analysisamp。Synthesis菜單、 ProcessingStartStart Fitter菜單和 ProcessingStartStart Timing Analyzar菜單生成時(shí)序仿真所需要的網(wǎng)表。 (6) 用 ProcessingStart Simulation菜單或 工具按鈕啟動(dòng)時(shí)序仿真。 仿真結(jié)束后， Quartus ΙΙ提示仿真完成，并自動(dòng)切換到 Simulation Report窗口，窗口中提示仿真模式為時(shí)序仿真，如圖 4－ 1圖 4圖 421所示。 圖 419 QuartusⅡ時(shí)序仿真結(jié)果 圖 420 輸入 xin的波形 32 圖 421 輸出 yout1的波 形 從波形圖中可以看出時(shí)延現(xiàn)象，這是由于用到很多邏輯門電路的緣故。比較輸入和輸出的波形， 輸入混頻信號(hào)的高頻部分被很好的濾掉了，輸出為低頻信號(hào)。 第 用 QuartusⅡ 完成 FPGA設(shè)計(jì) 引腳 分配 在前面的編譯過(guò)程中， Quartus ΙΙ自動(dòng)為設(shè)計(jì)選擇輸入 /輸出引腳，而在可編程片上系統(tǒng)（ SOPC）平臺(tái)上， FPGA與外部器件的連線是確定的，要讓電路在硬件上正常工作，必須為設(shè)計(jì)分配引腳。 根據(jù)芯片引腳對(duì)照表可以確定其引腳分別為：主頻時(shí)鐘 clock接第 179腳；清 零信號(hào) sclrp接第 239腳；由 A/D輸入的 16位 xin（ 15 down to 0）可分別接第 80—73腳和第 68—61腳；對(duì)D/A輸出的 16位 yout1（ 15 down to 0）可對(duì)應(yīng)接第 120—113腳和第 108—101腳。 用 AssignmentsPins菜單打開(kāi)引腳規(guī)劃器，在引腳規(guī)劃器下部的 All Pins窗格中列出了所有引腳，所有列出節(jié)點(diǎn)對(duì)應(yīng)的 Location一欄都是空的，說(shuō)明沒(méi)有分配引腳，單擊各節(jié)點(diǎn)的 Location欄，在下拉框中選擇各對(duì)應(yīng)引腳，如圖 4—22。 33 圖 422 引腳分配窗口 接著再進(jìn)行編譯，完成適配過(guò)程。 但是，必須注意的是，為避免損壞 Flash芯片或 FPGA，必須將未用的管腳定義為“ As inputs,tristated” ,具體方法是執(zhí)行菜單 AssignmentsDevice，單擊 Deviceamp。Pin Options進(jìn)入對(duì)話框，打開(kāi) Unused Pins標(biāo)簽頁(yè)并選擇“ As inputs,tristated”。 下載 如果是第一次使用下載線下載配置文件到 FPGA，則需要在 Quartus ΙΙ軟件設(shè)置下載線的型號(hào)等信息。先將 ByteBlaster ΙΙ下載線的一頭接到 PC的并口，執(zhí)行菜單 ToolsProgrammer，打開(kāi)下載界面，可看到 No Hardware，表示還沒(méi)有設(shè)置下載線。單擊 ，彈出 Hardware Setup對(duì)話框。單擊 Add Hardware，彈出對(duì)話框，如圖 4— 23所示。 圖 4— 23 添加下載線型號(hào) 圖 4— 24 設(shè)置下載線型號(hào) 34 在 Hardware type下拉列表選擇“ ByteBlasterMV or ByteBlaster ΙΙ”，單擊 OK返回Hardware Setup對(duì)話框，從“ Currently selected hardware:”下拉列表選擇 ByteBlaster ΙΙ[LPT1]，如圖 4— 24所示。 單擊 Close返回下載界面，可以看到下載線已經(jīng)被添加。如圖 4— 25所示 。 圖 4－ 25 下載界面 將 ByteBlaster ΙΙ下載線一頭與 PC連接，另一頭插入到 JTAG口或 EPCS的下載口。 FPGA核心板接上 5V電源。此處只是調(diào)試一下設(shè)計(jì)是否成功，可通過(guò) JTAG口把芯片的配置信息下載到 FPGA芯片內(nèi)，掉電后配置信息丟失。 此時(shí)，如圖 4— 25，下載界面的“ Mode：”下拉列表應(yīng)選擇 JTAG，并選擇工程中 文件進(jìn)行下載。在 Program/Configure那個(gè)方框里打上“√”，其他 Verify、 Blank Check等可根據(jù)需要選擇。 單擊 按鈕，開(kāi)始下載，當(dāng) Progress顯示出 100％，以及在底部的處理欄中出現(xiàn)Configuration Succeeded時(shí)，表示編譯成功。此時(shí)，所要求的電路功能已經(jīng)下載到了 FPGA中。 使用嵌入式邏輯分析儀進(jìn)行實(shí)時(shí)測(cè)試 選擇菜單 File中的 New項(xiàng)，在 New窗口中選“ Other Files”中的“ SignalTap ΙΙ”，點(diǎn)擊Ok，即出現(xiàn)圖 426所示的 SignalTap ΙΙ編輯窗。 調(diào)入待測(cè)試信號(hào)及文件存盤。首先看到上排的“ Instance”欄中的“ auto_signaltap_0”，這是其中的一組待測(cè)信號(hào)名。為了調(diào)入待測(cè)信號(hào)，在下欄的空白處雙擊，即彈出圖 427所示的“ Node Finder”窗，點(diǎn)擊“ List”即在左欄出現(xiàn)此工程相關(guān)的所有信號(hào)。選擇輸入信號(hào) xin和輸出信號(hào) yout1，點(diǎn)擊 OK后即將這兩組信號(hào)調(diào)入 SignalTap ΙΙ信號(hào)觀察窗（圖 428）。然后將 SignalTap ΙΙ文件存盤。選擇菜單 File中的 save as項(xiàng)，鍵入此 SignalTap ΙΙ文件名，后綴是“ stp”，默認(rèn)的。點(diǎn)擊保存后將出現(xiàn)一個(gè)提示：“ Do you want to enable SignalTap ΙΙ? ”，點(diǎn)擊“是”。表示同意再次編譯時(shí)將此 SignalTap ΙΙ文件（核）與工程（ sindt）捆綁在一起綜合 /適配，以便一同被下載進(jìn) FPGA芯片中去。 35 圖 426 Sig