【正文】 439。d9 : if( BPS_CLK ) begin i = i + 139。b1。 rData[ i 2 ] = RX_Pin_In。 end 439。d10 : if( BPS_CLK ) begin i = i + 139。b1。 end 439。d11 : if( BPS_CLK ) begin i = i + 139。b1。 end 439。d12 : begin i = i + 139。b1。 isDone = 139。b1。 isCount = 139。b0。 end 439。d13 : begin i = 139。b0。 isDone = 139。b0。 end endcase /********************************************************/ assign Count_Sig = isCount。 assign RX_Data = rData。 assign RX_Done_Sig = isDone。 /*********************************************************/ Endmodule串口接收模塊頂層控制模塊module rx_top_control_module( input CLK, input RSTn, input RX_Done_Sig, input [7:0]RX_Data, output RX_En_Sig, input Full_Sig, output Write_Req_Sig, output [7:0]FIFO_Write_Data)。 /*************************************/ reg [1:0]i。 reg isWrite。 reg isRX。 always @ ( posedge CLK or negedge RSTn ) if( !RSTn ) begin i = 239。d0。 isWrite = 139。b0。 isRX = 139。b0。 end else case( i ) 0: if( RX_Done_Sig ) begin isRX = 139。b0。 i = i + 139。b1。 end else isRX = 139。b1。 1: if( !Full_Sig ) i = i + 139。b1。 2: begin isWrite = 139。b1。 i = i + 139。b1。 end 3: begin isWrite = 139。b0。 i = 239。d0。 end endcase /*************************************/ assign RX_En_Sig = isRX。 assign Write_Req_Sig = isWrite。 assign FIFO_Write_Data = RX_Data。 /*************************************/Endmodule串口接收接口模塊module inter_control_module( input CLK, input RSTn, input Empty_Sig, input [7:0]FIFO_Read_Data, output Read_Req_Sig, output [7:0]FIFO_Write_Data)。 /********************************/ reg [2:0]i。 reg isRead。 always @ ( posedge CLK or negedge RSTn ) if( !RSTn ) begin i = 339。d0。 isRead = 139。b0。 end else case( i ) 0: if( !Empty_Sig ) i = i + 139。b1。 1: begin isRead = 139。b1。 i = i + 139。b1。 end 2: begin isRead = 139。b0。 i = i + 139。b1。 end 3: i = i + 139。b1。 4: begin i = i + 139。b1。 end 5: begin i = 339。d0。 end endcase /********************************/ assign Read_Req_Sig = isRead。 assign FIFO_Write_Data = FIFO_Read_Data。 /********************************/ Endmodule上位機(jī)數(shù)據(jù)選擇送顯模塊module displ ( input CLK, input RSTn, input [7:0] FIFO_Write_Data , output [15:0] write_data, input isdone )。 reg [7:0] Hdata。reg [7:0] Ldata。always @ (posedge CLK or negedge RSTn) if(!RSTn) Hdata=839。d0。 else case(FIFO_Write_Data[7:4]) 0: case(i) 0: Hdata=839。h00。 1: Hdata=839。h00。 2: Hdata=839。h00。 3: Hdata=839。h18。 4: Hdata=839。h24。 5: Hdata=839。h42。 6: Hdata=839。h42。 7: Hdata=839。h42。 8: Hdata=839。h42。 9: Hdata=839。h42。 10:Hdata=839。h42。 11:Hdata=839。h42。 12:Hdata=839。h24。 13:Hdata=839。h18。 14:Hdata=839。h00。 15:Hdata=839。h00。 endcase 1: case(i) 0: Hdata=839。h00。 1: Hdata=839。h00。 2: Hdata=839。h00。 3: Hdata=839。h10。 4: Hdata=839。h70。 5: Hdata=839。h10。 6: Hdata=839。h10。 7: Hdata=839。h10。 8: Hdata=839。h10。 9: Hdata=839。h10。 10:Hdata=839。h10。 11:Hdata=839。h10。 12:Hdata=839。h10。 13:Hdata=839。h7C。 14:Hdata=839。h00。 15:Hdata=839。h00。 endcase 2: case(i) 0: Hdata=839。h00。 1: Hdata=839。h00。 2: Hdata=839。h00。 3: Hdata=839。h3C。 4: Hdata=839。h42。 5: Hdata=839。h42。 6: Hdata=839。h42。 7: Hdata=839。h04。 8: Hdata=839。h04。 9: Hdata=839。h08。 10:Hdata=839。h10。 11:Hdata=839。h20。 12:Hdata=839。h42。 13:Hdata=839。h7E。 14:Hdata=839。h00。 15:Hdata=839。h00。 endcase 3: case(i) 0: Hdata=839。h00。 1: Hdata=839。h00。 2: Hdata=839。h00。 3: Hdata=839。h3C。 4: Hdata=839。h42。 5: Hdata=839。h42。 6: Hdata=839。h04。 7: Hdata=839。h18。 8: Hdata=839。h04。 9: Hdata=839。h02。 10:Hdata=839。h02。 11:Hdata=839。h42。 12:Hdata=839。h44。 13:Hdata=839。h38。 14:Hdata=839。h00。 15:Hdata=839。h00。 endcase 4: case(i) 0: Hdata=839。h00。 1: Hdata=839。h00。 2: Hdata=839。h00。 3: Hdata=839。h04。 4: Hdata=839。h0C。 5: Hdata=839。h14。 6: Hdata=839。h24。 7: Hdata=839。h24。 8: Hdata=839。h44。 9: Hdata=839。h44。 10:Hdata=839。h7E。 11:Hdata=839。h04。 12:Hdata=839。h04。 13:Hdata=839。h1E。 14:Hdata=839。h00。 15:Hdata=839。h00。 endcase 5: case(i) 0: Hdata=839。h00。 1: Hdata=839。h00。 2: Hdata=839。h00。 3: Hdata=839。h7E。 4: Hdata=839。h40。 5: Hdata=839。h40。 6: Hdata=839。h40。 7: Hdata=839。h58。 8: Hdata=839。h64。 9: Hdata=839。h02。 10:Hdata=839。h02。 11:Hdata=839。h42。 12:Hdata=839。h44。 13:Hdata=839。h38。 14:Hdata=839。h00。 15:Hdata=839。h00。 endcase 6: