【導讀】立進行研究所完成。畢業(yè)論文（設計）中凡引用他人已經(jīng)發(fā)表或未發(fā)表的。成果、數(shù)據(jù)、觀點等，均已明確注明出處。

　　

【正文】 SETUP? QA +START ? QB + ISETUP? QG QC = START ?QB +QD ?DATA_IN ?START +QE ? START +CO3 ? START ?QF +OPEN?START ?DATA_IN ?QC +OPEN? START ?QC + OPEN? START ?DATA_IN ?DEP ?CO8 ?QC 貴州大學本科畢業(yè)論文（設計） 第 24 頁 QD = OPEN?START ?DATA_IN ?DEP ?CO8 ?QC + DATA_IN ? START ?OPEN? QD QE = OPEN?START ?DATA_IN ?DEP? QC +DATA_IN ?QD +START ? OPEN?QE QF = START ? OPEN?QE + OPEN?QC +CO3 ?START ?QF QG = CO3 ?QF +ISETUP ?QG 各有關輸出為 EN = QC +QD +QE+ QF RESET_L = SETUP QA+ISETUP QG RESET_CNP = QB ?START + QC ?OPEN?START +QD ?DATAIN ? START + QE ? START +QF ?CO3 ?START CNP = QC ? DATA_IN OPEN? START HD = OPEN?QC + OPEN?QE ?START LD = QD ? OPEN?DATA_IN ?START 在編寫源程序時采用 VHDL 的數(shù)據(jù)流描述方式，根據(jù)得出的各狀態(tài)方程編寫程序?？刂破?VHDL 源程序如下： library ieee。 use 。 use 。 entity kong_zhi_qi is port(clk,setup,start,isetup,iopen,data_in,co8,co3,dep:in std_logic。 reset_l:out std_logic。 定義信號燈清零信號 ld:out std_logic。 定義綠色信號燈 hd:out std_logic。 定義紅色信號燈 p:out std_logic。 計數(shù)器脈沖信號 reset_p:out std_logic。 計數(shù)器清零信號 en:out std_logic。 鍵盤使能信號 qa,qb,qc,qd,qe,qf,qg:out std_logic)。 控制器狀態(tài)信號，用于測試 貴州大學本科畢業(yè)論文（設計） 第 25 頁 end kong_zhi_qi。 architecture behave of kong_zhi_qi is signal qa1,qb1,qc1,qd1,qe1,qf1,qg1:std_logic。 begin process(clk) begin if(clk39。event and clk=39。139。) then qa1=(not setup and qa1) or (iopen and (not data_in) and (not start) and qd1) or((not qa1)and(not qb1)and(not qc1)and(not qd1)and(not qe1)and(not qf1)and(not qg1))。 待鎖狀態(tài) A qb1=(setup and qa1)or((not start)and qb1)or(isetup and qg1)。 待鎖狀態(tài) B qc1=(start and qb1)or(qd1 and(not data_in)and start)or(qe1 and start)or((not co3)and start and qf1)or((not iopen)and(not start)and(not data_in)and qc1)or((not iopen)and start and qc1)or((not iopen)and(not start)and data_in and dep and (not co8)and qc1)。 輸入密碼狀態(tài) C qd1=((not iopen) and(not start)and data_in and dep and co8 and qc1)or((not data_in)and (not start)and (not iopen)and qd1)。 待啟動狀態(tài) D qe1=((not iopen) and(not start)and data_in and(not dep)and qc1)or(data_in and qd1)or((not start)and(not iopen)and qe1)。 預警狀態(tài) E qf1=((not start)and iopen and qe1)or(iopen and qc1)or((not start)and(not co3)and qf1)。 錯誤狀態(tài) F qg1=(co3 and qf1) or ((not isetup)and qg1)。 報警狀態(tài) G reset_p=(qb1 and start)or(qc1 and(not iopen)and start)or(qd1 and 貴州大學本科畢業(yè)論文（設計） 第 26 頁 (not data_in)and start)or(qe1 and start)or(qf1 and (not co3)and start)。 en=qc1 or qd1 or qe1 or qf1。 reset_l=(setup and qa1)or(isetup and qg1)。 p=data_in and qc1 and(not iopen)and(not start)。 hd=(iopen and qc1)or(iopen and qe1 and(not start))。 ld=qd1 and iopen and(not data_in)and(not start)。 end if。 end process。 qa=qa1。 qb=qb1。 qc=qc1。 qd=qd1。 qe=qe1。 qf=qf1。 qg=qg1。 end behave。 控制器模塊仿真波形如圖 所示。 圖 控制器仿真波形 從圖 系統(tǒng)的詳細波形可以看出，當?shù)谝粋€時間脈沖 clk 到來時待鎖狀態(tài) qa 變?yōu)? 貴州大學本科畢業(yè)論文（設計） 第 27 頁 高電平，按下上鎖鍵 setup 后馬上進入上鎖狀態(tài) qb，接著按下復位鍵 start 進入密碼輸入狀態(tài) qc，此時一次鍵入預置密碼 12345678，從數(shù)據(jù)輸入信號 data_in 可以看到?jīng)]輸入一位數(shù)字就有信號輸入，并且比較結果 dep 變?yōu)楦唠娖秸f明密碼輸入正確，當計數(shù)器時鐘信號 p 計夠 8 個數(shù)字時，模 8 進位信號 co8 和待啟動狀態(tài) qd 同時變?yōu)楦唠娖?，此時按下開門鍵 open 門打開，同時開啟指示燈 ld 變?yōu)楦唠娖?，系統(tǒng)進入待鎖狀態(tài) qa，如圖 狀態(tài) 1。然后系統(tǒng)依次按上鎖鍵 setup 和復位鍵 start 重新進行輸入。如圖 狀態(tài)2，這是輸入第八位密碼錯誤，接著開鎖，從波形圖可以看出開門錯誤指示燈 hd 變?yōu)楦唠娖?。復位后再次鍵入正確密碼，開門正確，如圖 狀態(tài) 3。圖 狀態(tài) 4 是模擬當錯誤次數(shù)達到 3 次后系統(tǒng)進入報警狀態(tài) qf 此時出 ISETUP 外所有按鍵無效，此時只有按解除鎖定鍵 ISETUP 才能回到上鎖狀態(tài)。 控制器邏輯圖見附錄 B。 頂層文件的設計與實現(xiàn) 頂層文件采用圖形化設計方式，將前面各模塊調入連接構成。為減少系統(tǒng)圖形界面的復雜性，首先設計編碼預置模塊，然后再設計頂層文件。 編碼預置模塊 該模塊由編碼器、比較器、比較計數(shù)器和密碼預置構成。為了仿真方便再加入一個輸入模塊（實際中可去除）。該輸入模塊 VHDL 源程序見附錄 A7。 編碼預置模塊原理圖如圖 所示。 圖 編碼預置模塊元件設計 將編碼預置模塊元件化將得到如圖 所示編碼預置模塊元件。方便頂層文件調用。 貴州大學本科畢業(yè)論文（設計） 第 28 頁 圖 頂層文件設計 將前面設計好的各模塊調入連接如圖 所示。 4x4 鍵盤上的每個輸入端首先通過消抖后進入系統(tǒng)，編碼預置模塊出來的信號 dout也通過消抖電路后送入控制器。各消抖模塊與控制器工作在同一時鐘下。以期達到系統(tǒng)的同步。 開門信號 OPEN 和控制器使能信號 en 通過一個與門后送入控制器，以確定開門動作實在鍵盤輸入有效的情況下進行。 其他個輸入、輸出端按系統(tǒng) AMS 圖進行鏈接。 為了仿真測試的方便，可將控制器狀態(tài)輸出端 qa～ qg 端也接一個輸出，以便于在仿真測試中觀察控制器所處狀態(tài)，確定系統(tǒng)是否正確。 貴州大學本科畢業(yè)論文（設計） 第 29 頁 貴州大學本科畢業(yè)論文（設計） 第 30 頁 頂層文件的仿真波形將在 給出。 現(xiàn)先給出邏輯圖如圖 所示。 貴州大學本科畢業(yè)論文（設計） 第 31 頁 第五章 設計結果 本章將對完成的數(shù)字鎖結果進行展示，主要有功能仿真 和 邏輯測試。 仿真測試 仿真測試 主要對密碼鎖系統(tǒng)進行功能測試 和邏輯測試。測試系統(tǒng)功能是否達到設計要求，邏輯線路是否執(zhí)行正確。 仿真 測試 波形 功能測試， 是直接對 VHDL、原理圖描述或其他描述形式的邏輯功能進行測試模擬，以了解其實現(xiàn)的功能是否滿足設計要求的過程。仿真波形不涉及任何具體器件的硬件特性。不經(jīng)歷適配階段，在設計項目編輯編譯后即可進入門級仿真器進行模擬測試。直接進行功能仿真的好處是設計耗時短、對硬件庫、綜合器沒有任何要求。 （ 1）一次開門正確 按下列順序鍵入按鍵值：上鎖 → 復位 → 鍵入密碼 → 開門。仿真波形如圖 所示。從波形圖可以看出。未上鎖是系統(tǒng)處于待鎖狀態(tài) A（圖中 qa 為高點平）；當上鎖后系統(tǒng)馬上轉到待鎖狀態(tài) B（圖中 qb 為高電平，同時 qa 轉為低電平）；隨后按下復 位鍵，系統(tǒng)進入輸入密碼狀態(tài) C（ qc 轉為高點平），同時發(fā)出 reset_p 清零信號給比較計數(shù)器。En 是能裝置為高電平允許鍵入密碼。在 C 狀態(tài)，每 收到一位密碼 ，發(fā)出一次 p 計數(shù)，當正確比較脈沖 dep 為高電平時，繼續(xù) C 狀態(tài)。系統(tǒng) 當正確收到八位密碼后 ，比較計數(shù)器發(fā)來 CO8 有效信號（高電平），同時 dep 有效，系統(tǒng)轉到待啟動狀態(tài) D（ qd 為高點平，同時 qc 轉為低電平）。在此狀態(tài)系統(tǒng)收到開門信號 open，門開啟綠燈 ld 點亮，同時系統(tǒng)回到待鎖狀態(tài) A。 （ 2）鍵入密碼發(fā)現(xiàn)錯誤，復位后正確輸入 按下列順序鍵入按鍵值：上鎖 → 復 位 → 鍵入錯誤密碼 → 復位 → 鍵入正確密碼 → 開門。仿真波形如圖 所示。從波形圖可以看出，當系統(tǒng)收到密碼信息時由于比較器給出 dep為電平，系統(tǒng)判斷密碼輸入錯誤，系統(tǒng)進入預警狀態(tài) E（ qe 為高點平）。這時復位，系 貴州大學本科畢業(yè)論文（設計） 第 32 頁 統(tǒng)再次進入輸入密碼狀態(tài) C，后面波形同 狀態(tài)。 圖 正確開門狀態(tài)仿真波形 圖 先鍵入錯誤密碼復位后再鍵入正確密碼仿真波形 （ 3） 3 次開門出錯。 按下列順序鍵入按鍵值：上鎖 → 復位 → 鍵入錯誤密碼 → 開門 → 復位 → 鍵入錯誤密碼→ 開門 → 復位 → 鍵入錯誤密碼 → 開門。仿真波形如圖 所示。 從波形圖可以看出，每次錯誤開門系統(tǒng)都會進入錯誤狀態(tài) F（ qf 為高電平）復位后再次進入密碼輸入狀態(tài) C，當報警計數(shù)器 CO8 有效（高電平）表示錯誤次數(shù)達到