【正文】 悠久歷史傳統(tǒng)，并且，在1994年推出了一項新的碩士課程，在“ DSP算法和ASIC架構(gòu)” ?，F(xiàn)在，我們在這想對我們這5年來這一方案的成功執(zhí)行做出我們的經(jīng)驗報告。 1．導(dǎo)言在過去的二、三十年內(nèi)的數(shù)字信號處理一直朝向更精密和復(fù)雜的算法演變的最主要的原因是今天設(shè)計的非常強(qiáng)大，靈活和易于使用的通用（GP ）的可編程數(shù)字信號處理器。在眾多的應(yīng)用領(lǐng)域，這些設(shè)備展示一個性價比，所需的時間，軟/硬體設(shè)計，和價格都很好。從80年代初，奧爾堡大學(xué)提供了傳統(tǒng)的DSP設(shè)計碩士課程，即在DSP處理器上執(zhí)行GP算法設(shè)計和實時性的應(yīng)用研究， 然而，近年來，申請數(shù)目其中需要支持高集成度已大幅增加。特別是，便攜系統(tǒng)，例如移動通信系統(tǒng)和助聽器（在丹麥代表工業(yè)化為的數(shù)字）是應(yīng)用而極速發(fā)展的表現(xiàn)，高速，體形小，功耗低， GP的可編程DSP在許多情況下，要么缺乏能力，以滿足規(guī)格，或根本是矯枉過正。 因此，為了改變我們的DSP掌握候選人的個人資料對這些新的挑戰(zhàn)，我們1993年開始尋找其他的可能性，例如， ，我們發(fā)現(xiàn)一個非常有前途的教育方法是提供學(xué)生一個在深入了解理論的同時，滿足方法和工具的需要，以便設(shè)計和實施的應(yīng)用具體的數(shù)字信號處理器，固定或可編程?；旧希@些處理器是被剝奪和定制版本的GP的DSP的。因此，基本特征是：量身定作指令集和；以給定的應(yīng)用（即，一套算法）建拓?fù)浣Y(jié)構(gòu)構(gòu)成的執(zhí)行的單位調(diào)整。這一必不可少的科目包括在碩士學(xué)位課程種，因此，先進(jìn)的DSP的理論，概念，實時性架構(gòu)和理論的優(yōu)化算法和建筑的互動。 經(jīng)過五年的不斷改進(jìn)，我們的碩士課程，現(xiàn)在已近非常成功了。每年與1520的新人以分享我們的經(jīng)驗，我們在這方面的文件將討論：整體組織的面向項目的教育策略，在奧爾堡大學(xué)：研究工作的主要目的和內(nèi)容，我們的碩士課程；一個典型的學(xué)生項目的軌跡；一般的經(jīng)驗。 2．該項目導(dǎo)向戰(zhàn)略成立于1974年，奧爾堡大學(xué)，現(xiàn)在已擁有一個項目，組織研究策略，幾乎二十五年，該課程是在工程項目的組織從創(chuàng)建之日起新生的到來，直到他們畢業(yè)，第一年（即，兩個學(xué)期）學(xué)習(xí)如何做科學(xué)工作的項目組（通常是4月6日的學(xué)生，除作為碩士項目，通常二學(xué)生）。在未來一年的一個半月中，本科課程的工作，主要是面向設(shè)計的。在此相反，過去兩年半來，在研究生課程的工作是面向問題的。加入五年后，獲得碩士學(xué)位。 在面向項目的設(shè)計工作中，學(xué)生的掌握了處理問題的訣竅是可以解決的理論和知識，他們演講已獲得理論知識。在另一方面，在這個問題為導(dǎo)向的項目工作中，學(xué)生考慮解決的科學(xué)問題。項目工作有一個知道為什么態(tài)度和支持有關(guān)的講座。每一個項目時間都是一個學(xué)期，其中一半的時間是用于該項目的工作， 25 ％是用對有關(guān)的課程項目和25 ％是用于課程相關(guān)的課程。 3．碩士學(xué)位課程進(jìn)入研究生水平（第六學(xué)期正在進(jìn)入） ，誰的學(xué)生要取得“DSP算法和ASIC架構(gòu)”碩士學(xué)位， ，我們鼓勵選擇“信號處理”的方向（幾個可供選擇） 。在3個學(xué)期，學(xué)生將以“確定性信號處理”，“隨機(jī)信號處理” ，和“自適應(yīng)信號處理” 進(jìn)行分別。 現(xiàn)在，碩士學(xué)位課程（最后兩學(xué)期） 主要目的是提供學(xué)生分析技能，設(shè)計和實施的實時DSP系統(tǒng)的特點是高算法和建筑的復(fù)雜性。主方案的重點是理論，方法和工具所需的設(shè)計，執(zhí)行和優(yōu)化現(xiàn)代DSP系統(tǒng)，包括下列項目：_設(shè)計或分析復(fù)雜的DSP功能，使用高層次的語言，例如， C ， C + +中，或MATLAB的。該種功能的調(diào)查，通常屬于下列類別：從一觀察到的信號提取信息消除/減少不必要的信號元件快捷及可靠的信號傳輸/檢測分析，修改和基準(zhǔn)DSP算法在以便他們成為一個最佳的固定或可編程的目標(biāo)架構(gòu)。因此，課程包括：定義，各種功能算法圖代表圖形分割方法內(nèi)在并行的分析單道和多處理器調(diào)度算法轉(zhuǎn)變數(shù)值分析，定點及浮點分析，設(shè)計和實施專門的原型架構(gòu)的實時執(zhí)行該算法。 因此，課程包括：各種算法和執(zhí)行單位（EXU） 數(shù)據(jù)和控制路徑拓?fù)渲噶罴妥g碼原則配置多處理機(jī)系統(tǒng)在多處理器系統(tǒng)的溝通異質(zhì)性和可重構(gòu)DSP系統(tǒng)軟/硬體協(xié)同設(shè)計和驗證用VHDL編程，仿真和合成FPGA的技術(shù)和設(shè)計工具4．一個典型的項目軌跡設(shè)計一個專門的實時DSP系統(tǒng)是由應(yīng)用水平發(fā)起的，即，首先學(xué)生要了解和描述的問題。這第一步是微不足道的（學(xué)生前以多次做了這項工作，），但它提供了有價值的信息，為下一步的任務(wù)所在班級的算法通常雇用特定的應(yīng)用有關(guān)系加以確認(rèn)和分析。詳細(xì)分析了該算法是必要的，以便選擇，例如適當(dāng)?shù)臄?shù)據(jù)字長（信號雜訊比和數(shù)值穩(wěn)定性） 。旁邊的，計算的特點，該算法已被發(fā)現(xiàn)。特別是，學(xué)生必須分析：類型的操作中發(fā)現(xiàn)的算法；體計算復(fù)雜性；類型的數(shù)據(jù)結(jié)構(gòu)，所用的算法；各記憶體存取模式；變量的生活倍。接下來，一個適當(dāng)?shù)霓D(zhuǎn)讓和分配：EXUS；數(shù)據(jù)處理發(fā)電機(jī)（達(dá)格）；記憶體類型，大小和組織；通信硬件；I / O，輸出設(shè)施。 一旦整體建筑結(jié)構(gòu)已決定，細(xì)化的過程是發(fā)起了那里的學(xué)生在詳細(xì)設(shè)計數(shù)據(jù)路徑。在有些項目中，數(shù)據(jù)路徑設(shè)計使用的唯一標(biāo)準(zhǔn)EXUS和ALUS （乘以累積），總線，但在其他方面也把更多的算法的具體單位，例如，電子學(xué)， CORDIC設(shè)計， ABS，和/或位操作單位。最后，控制器的設(shè)計。它可能會實施一個簡單的密克羅尼西亞，或者作為一個先進(jìn)的音序器的支持，例如，數(shù)據(jù)依賴分支，嵌套循環(huán)，中斷和子程序建構(gòu)。到目前為止，只有類型的行動，以執(zhí)行在結(jié)構(gòu)已眾所周知的。下一步，在設(shè)計的軌跡，因此，轉(zhuǎn)換到這些行動的實際指令集的情況了一款可編程架構(gòu)，是必需的。我們的經(jīng)驗表明，該指令集的設(shè)計程序，在大多數(shù)學(xué)生的項目是非常耗費時間。這基本上是由于事實，即許多設(shè)計迭代通常是之前需要一個合理的匹配之間的初始類算法和盡可能小的和最有效的指令集是發(fā)現(xiàn)。 在為了應(yīng)付這些系統(tǒng)和下列步驟，在設(shè)計的軌跡（即，實際執(zhí)行），一套商業(yè)設(shè)計工具是必須的。為建筑設(shè)計，模擬，合成與原型，我們選擇了用VHDL和Altera的Flex系列的FPGA 。一個小而有效率的評估電路板的基礎(chǔ)上，F(xiàn)LEX的10k50 Altera的FPGA的連接到一個UART的為PC的接口和雙SRAM的提供數(shù)據(jù)和programmemory ，可為每個項目組。 5．一般經(jīng)驗除了一些小的調(diào)整和更新，碩士課程現(xiàn)正運(yùn)行到其第六年。雖然該方案是相當(dāng)密集，我們發(fā)現(xiàn)它其實是有可能在一項為期兩學(xué)期課程，讓學(xué)生設(shè)計業(yè)務(wù)FPGA原型系統(tǒng)的復(fù)雜的DSP應(yīng)用。該prerequisitions是一個詳細(xì)的知識DSP的理論和一般數(shù)字電路設(shè)計。我們深信，我們的成功是由于該項目為導(dǎo)向的教育策略。工作在一小群體中的學(xué)生具有很強(qiáng)的動機(jī)和準(zhǔn)備花一些額外的時間，每天都在為了實現(xiàn)其項目目標(biāo)而努力。最有力的表現(xiàn)是各種不同的碩士論文已先后進(jìn)行了例證，可不幸的是，寫在丹麥，也就是說，未來的目標(biāo)是讓我們的學(xué)生有更多的國際味道。