【導(dǎo)讀】FPGA創(chuàng)新實驗平臺。NIOSII-EP2C35. 用戶使用手冊。目錄。附表

　　

【正文】 GA I/O 名稱 核心板接口管腳號 功能 說明 LED[0] Pin_B14 JP3_49 LED1 display LED[1] Pin_A14 JP3_51 LED2 display LED[2] Pin_B15 JP3_53 LED3 display LED[3] Pin_A15 JP3_55 LDE4 display LED[4] Pin_B16 JP3_57 LED5 display LED[5] Pin_A16 JP3_59 LED6 display LED[6] Pin_B17 JP3_61 LED7 display LED[7] Pin_A17 JP3_63 LED8 display LED[8] Pin_B18 JP3_65 LED9 display LED[9] Pin_A18 JP3_67 LED10 display LED[10] Pin_B19 JP3_69 LED11 display LED[11] Pin_A19 JP3_71 LED12 display LED[12] Pin_B20 JP3_73 LED13 display LED[13] Pin_E14 JP3_48 LED14 display LED[14] Pin_M16 JP3_77 LED15 display LED[15] Pin_H15 JP3_79 LED16 display 表 32 16 位 LED 燈 模塊 接口與 FPGA 管腳配置表 35 八位動態(tài)七段碼管顯示 EDA/SOPC 系統(tǒng)板上使用的七段碼管為八位動態(tài)掃描方式的共陰極性的數(shù)碼管。八個數(shù)碼管的段碼即 A、 B、 C、 D、 E、 F、 G、 DP段信號均連接在一起，每個數(shù)碼管的 COM端通過一個三、八譯碼器來控制。 圖 35 所示為數(shù)碼管與 FPGA 的電路連接圖。表 35 為其接口與 FPGA 的 IO配置表。 圖 35 八位七段數(shù)碼管與 FPGA 連接框圖 信號名稱 FPGA I/O 名稱 核心板接口管腳號 功能 說明 Seg[0] Pin_M6 JP1_28 7Seg display “a” Seg[1] Pin_M5 JP1_27 7Seg display “b” Seg[2] Pin_L8 JP1_26 7Seg display “c” Seg[3] Pin_J4 JP1_25 7Seg display “d” Seg[4] Pin_H6 JP1_24 7Seg display “e” Seg[5] Pin_H5 JP1_23 7Seg display “f” Seg[6] Pin_H4 JP1_22 7Seg display “g” Seg[7] Pin_H3 JP1_20 7Seg display “dp” SEL[0] Pin_N6 JP1_31 7Seg COM port setcle SEL[1] Pin_N4 JP1_30 SEL[2] Pin_N3 JP1_29 表 33 八位七段數(shù)碼管 接口與 FPGA 管腳配置表 36 開關(guān)量輸入 八 位按鍵開關(guān)輸入 按鍵開關(guān)輸入模塊就是通過手動按動鍵值為系統(tǒng)提供可控的脈沖信號。在系統(tǒng)板上提供了十二位的按鍵開關(guān)供用戶使用。從左到右 依次標(biāo)識為 S1～ S8。 系統(tǒng)板上的按鍵輸入模塊與核心板上的用戶自定義按鍵模塊的電路基本致。當(dāng)按鍵被按下時，按鍵輸出一個低電平信號到 FPGA對應(yīng)的 I/O管腳，反之不按時按鍵輸出一個高電平信號至 FPGA對應(yīng)的 I/O管腳 。 圖 36 為按鍵開關(guān)模塊與 FPGA 的電路框圖；表 34 為按鍵開關(guān)輸入模塊接口與 FPGA 的 I/O 管腳連接配置表。 圖 36 按鍵開關(guān)模塊與 FPGA 連接框圖 信號名稱 FPGA I/O 名稱 核心板接口管腳號 功能 說明 S[0] Pin_Y18 JP2_49 ‘ S1’ Switch S[1] Pin_Y19 JP2_47 ‘ S2’ Switch S[2] Pin_Y20 JP2_45 ‘ S3’ Switch S[3] Pin_W20 JP2_43 ‘ S4’ Switch S[4] Pin_Y17 JP2_50 ‘ S5’ Switch S[5] Pin_V15 JP2_48 ‘ S6’ Switch S[6] Pin_V14 JP2_46 ‘ S7’ Switch S[7] Pin_U15 JP2_44 ‘ S8’ Switch 表 34 按鍵開關(guān)模塊接口與 FPGA 管腳配 置表 37 4X4 矩陣鍵盤輸入 EDA/SOPC系統(tǒng)板上提供 4X4 矩陣鍵盤輸入模塊供用戶使用。 4 4鍵盤常用于工控設(shè)備的信號輸入等領(lǐng)域，通過行、列信號不同的組合等到不同的鍵值。要識別按鍵，首先固定輸出 4行為高電平，然后輸出 4列為低電平，如果讀入的 4行有一位為低電平，那么對應(yīng)的該行肯定有一個按鍵按下，這樣便可以獲取到按鍵的行值。同理，獲取列值也是如此，先輸出 4列為高電平，然后在輸出 4行為低電平，再讀入列值，如果其中有哪一位為低電平，那么肯定對應(yīng)的那一列有按鍵按下。 圖 37 4 4 矩陣鍵盤模塊與 FPGA 連接框圖 信號名稱 FPGA I/O 名稱 核心板接口管腳號 功能 說明 KEY_R[0] Pin_U18 JP2_42 Keypad row[0] KEY_R[1] Pin_T18 JP2_40 Keypad row[1] KEY_R[2] Pin_R18 JP2_36 Keypad row[2] KEY_R[3] Pin_R17 JP2_34 Keypad row[3] KEY_C[0] Pin_V20 JP2_41 Keypad col[0] KEY_C[1] Pin_V19 JP2_39 Keypad col[1] KEY_C[2] Pin_U20 JP2_35 Keypad col[2] KEY_C[3] Pin_U19 JP2_33 Keypad col[3] 表 35 4 4 矩陣鍵盤模塊接口與 FPGA 管腳配置表 38 接口控制 COM 串行接口 EDA/SOPC 系統(tǒng)板上提供 兩 路標(biāo)準(zhǔn)的九針 /孔 COM 串行接口供用戶使用。其電路與作用與核心板是的 COM接口一致。 圖 38所示為系統(tǒng)板上的串行接口 COM與 FPGA的連接框圖。表 36所示為系統(tǒng)板上串行接口模塊與 FPGA的 I/O管腳分配表。 圖 38 系統(tǒng)板 COM 口模塊與 FPGA 連接框圖 信號名稱 FPGA I/O 名稱 核心板接口管腳號 功能 說明 RXD Pin_G6 JP1_18 COM1 Port TXD TXD Pin_G7 JP1_19 COM1 Port RXD 表 36 串行 COM 接口模塊與 FPGA 管腳配置表 PS/2 鼠標(biāo)、鍵盤接口 EDA/SOPC系統(tǒng)板上提供了兩個標(biāo)準(zhǔn)和 PS/2接口用于連接外部的 PS/2鼠標(biāo)和鍵盤設(shè)備。 圖 39 所示為 PS/2（ 6Pin）接口的引腳定義。圖 310所示 為系統(tǒng)板上兩個標(biāo)準(zhǔn) PS/2接口與 FPGA的電路連接框圖。 表 37 所示為 PS/2 模塊的接口與 FPGA的管腳分配表。 39 圖 39 PS/2 接口引腳定義 圖 310 PS/2 模塊與 FPGA 的電路連接框圖 信號名稱 FPGA I/O 名稱 核心板接口管腳號 功能 說明 KB_DAT Pin_C7 JP3_12 KeyBoard data KB_CLK Pin_D7 JP3_10 KeyBoard clock MS_DAT Pin_D9 JP3_16 Mouse data MS_CLK Pin_D8 JP3_14 Mouse clock 表 37 PS/2 模塊接口與 FPGA 管腳配置表 40 USB Device 接口 EDA/SOPC系統(tǒng)板上提供一路 USB設(shè)備接口。 USB 設(shè)備接口 采用 PDIUSBD12 器件，它 通常用作微控制器系統(tǒng)中實現(xiàn)與微控制器進(jìn)行通信的高速通用并行接口。它還支持本地的 DMA 傳輸。 PDIUSBD12 完全符合 版的規(guī)范 。 圖 311 USB Device 接口與 FPGA 的電路連接框圖 圖 311所示為 USB Device接口與 FPGA的電路連接框圖。 表 38 所示為 USB Device接口 與 FPGA 的管腳分配表。 信號名稱 FPGA I/O 名稱 核心板接口管腳號 功能 說明 USB11_D[0] Pin_D15 JP3_30 USB11_D[1] Pin_D16 JP3_32 USB11_D[2] Pin_C16 JP3_34 USB11_D[3] Pin_C17 JP3_36 USB11_D[4] Pin_C18 JP3_38 USB11_D[5] Pin_E7 JP3_40 USB11_D[6] Pin_E8 JP3_42 USB11_D[7] Pin_E9 JP3_44 USB11_INT Pin_E15 JP3_50 USB11_A0 Pin_C14 JP3_28 41 USB11_CS Pin_E11 JP3_46 USB11_RD Pin_F8 JP3_52 USB11_WR Pin_F9 JP3_54 USB11_RST Pin_B3 JP1_8 表 38 USB Device 模塊接口與 FPGA 管腳配置 以太網(wǎng)絡(luò)接口 ENC28J60 是 Microchip Technology(美國微芯科技公司 )推出的 28 引腳獨立以太網(wǎng)控制器。 在此之前，嵌入式系統(tǒng)開發(fā)可選的以太網(wǎng)控制器都是為個人計算機(jī)系統(tǒng)設(shè)計的，如 RTL801 AX88796L、 DM900 CS8900A、 LAN91C11l 等。這些器件不僅結(jié)構(gòu)復(fù)雜，體積龐大，且比較昂貴，目前市場上大部分以太網(wǎng)控制器的封裝均超過 80 引腳，而符合 IEEE 802． 3 協(xié)議的 ENC28J60 只有 28 引腳 既能提供相應(yīng)的功能，又可以大大簡化相關(guān)設(shè)計，減小空間。 圖 312所示為 NET網(wǎng)絡(luò)接口模塊與 FPGA的電路連 接框圖。 表 39 所示為 NET網(wǎng)絡(luò)模塊 接口 與 FPGA 的管腳分配表。 圖 312 NET 網(wǎng)絡(luò)接口與 FPGA 的電路連接框圖 42 信號名稱 FPGA I/O 名稱 核心板接口管腳號 功能 說明 NET_INT Pin_C9 JP3_18 NET_SO Pin_C10 JP3_20 NET_SI Pin_D11 JP3_22 NET_SCK Pin_C13 JP3_24 NET_CS Pin_D14 JP3_26 NET_RST Pin_M22 JP2_37 表 39 NET 網(wǎng)絡(luò) 模塊接口與 FPGA 管腳配置表 Audio 音頻編解碼接口 系統(tǒng)板上提供了一個標(biāo)準(zhǔn)的音頻 CODEC模塊，采用 TI 的高性能音頻 CODEC專用芯片 —— TLV320AIC23B。 它是一個單片立體聲 ADC 和 DAC，采用了流信號處理技術(shù)，芯片內(nèi)部集成了模擬前端（包括程控放大器、自動增益控制）和數(shù)字聲音處理單元，支持 IIS 總線接口，數(shù)據(jù)格式最多高達(dá) 20 位，芯片內(nèi)部的數(shù)字聲音處理單元可以產(chǎn)生如重低音、音量控制、靜音等功能，全部都可以通過其 SPI接口來控制。該芯片同時還支持 MIC 輸入、音源輸入輸出和耳機(jī)輸 出等接口。 該芯片為超低功耗設(shè)計，被廣泛的應(yīng)用在如 MD、 CD 以及 MP3 隨身聽、便攜式產(chǎn)品以及數(shù)字錄像機(jī)等領(lǐng)域。 該模塊的 PHONE 輸出接入系統(tǒng)板內(nèi)置的帶功放的揚聲器，通過調(diào)節(jié)模塊左下 角的電位器旋扭來改變揚聲器所發(fā)出聲音的大小。 在電位器的右邊有兩個跳線端子，左邊的一個用于功放信號輸入的選擇，如果跳至 FPGA 一側(cè)則進(jìn)入功放的信號為 FPGA 輸出的信號；如果跳到另一側(cè)則進(jìn)入功放的信號為 AIC23 模塊的輸出信號。右邊的一個跳線端子用于功放的電源管理。 圖 313所示為音頻 Audio編解碼模塊與 FPGA的電路連接框圖。 表 310 所示為 Audio編解碼模塊接口 與 FPGA 的管腳分配表。 43 圖 313 音頻 Audio編解碼模塊 與 FPGA 的電路連接框圖 信號名稱 FPGA I/O 名稱 核心板接口管腳號 功能 說明 AUDIO_SDIN Pin_F15 JP3_66 AUDIO_SCLK Pin_H7 JP3_68 AUDIO_CS Pin_F14 JP3_64 AUDIO_BCLK