【文章內(nèi)容簡介】 。 15 圖 27 Nand Flash 與 FPGA 連接框圖 信號名稱 對應(yīng) FPGA 管腳名稱 功能 說明 NANDF_DATA[0] Pin_W16 Data Input/Outputs NANDF_DATA[1] Pin_Y16 NANDF_DATA[2] Pin_W15 NANDF_DATA[3] Pin_W14 NANDF_DATA[4] Pin_Y14 NANDF_DATA[5] Pin_Y13 NANDF_DATA[6] Pin_Y10 NANDF_DATA[7] Pin_W9 NANDF_CLE Pin_Y7 Command Latch Enable NANDF_ALE Pin_W7 Address Latch Enable NANDF_R/B Pin_AB8 Ready/Busy output NANDF_CS Pin_Y6 Chip Enable NANDF_RD Pin_Y5 Read Enable NANDF_WE Pin_W8 Write Enable NANDF_WP Pin_Y9 表 27 Nand Flash 與 FPGA 管腳配置表 16 SDRAM EP2C35 核心板上使用的 SDRAM 為 HY57V561620BT6，該芯片最高可工作在 166MHz 主頻上，由 4 個 4M 16bits 的 Bank 組成，共有 32Mbytes 的容量，即16M 16bits。開發(fā)板上的主時鐘源為 50MHz，通過內(nèi)部 PLL 進(jìn)行 3 倍頻可得到穩(wěn)定的 150MHz 時鐘，所以 Nios II CPU 可以在 150MHz 主頻上與 SDRAM 進(jìn)行數(shù)據(jù)交互，數(shù)據(jù)吞吐率高達(dá) 300Mbytes/S，如此高的數(shù)據(jù)交互能力，足以滿足不同開發(fā)人士所需 。具體的芯片有關(guān)參數(shù)請讀者參照其數(shù)據(jù)手冊。 SDRAM 與 FPGA的 連接框圖如上圖 28 所示 ； 與 FPGA 的管腳連接見如下表 28。 圖 28 SDRAM 與 FPGA 連接框圖 信號名稱 對應(yīng) FPGA 管腳名稱 功能 說明 SDRAM_ADDR[0] Pin_W2 SDRAM 地址總線 SDRAM_ADDR[1] Pin_W1 SDRAM_ADDR[2] Pin_V2 SDRAM_ADDR[3] Pin_V1 17 SDRAM_ADDR[4] Pin_W5 SDRAM_ADDR[5] Pin_T5 SDRAM_ADDR[6] Pin_R5 SDRAM_ADDR[7] Pin_T3 SDRAM_ADDR[8] Pin_U3 SDRAM_ADDR[9] Pin_V4 SDRAM_ADDR[10] Pin_Y1 SDRAM_ADDR[11] Pin_W3 SDRAM_ADDR[12] Pin_W4 SDRAM_DATA[0] Pin_H1 SRAM 數(shù)據(jù)總線 SDRAM_DATA[1] Pin_H2 SDRAM_DATA[2] Pin_J1 SDRAM_DATA[3] Pin_J2 SDRAM_DATA[4] Pin_N1 SDRAM_DATA[5] Pin_N2 SDRAM_DATA[6] Pin_P1 SDRAM_DATA[7] Pin_P2 SDRAM_DATA[8] Pin_F1 SDRAM_DATA[9] Pin_F2 SDRAM_DATA[10] Pin_E1 SDRAM_DATA[11] Pin_E2 SDRAM_DATA[12] Pin_D1 SDRAM_DATA[13] Pin_D2 SDRAM_DATA[14] Pin_C1 SDRAM_DATA[15] Pin_C2 SDRAM_BA0 Pin_U2 SDRAM_BA1 Pin_Y2 SDRAM_M0 Pin_R1 SDRAM_M1 Pin_Y4 SDRAM_CS Pin_U1 SDRAM_WE Pin_R2 18 SDRAM_CLK Pin_U4 SDRAM_CKE Pin_Y3 SDRAM_RAS Pin_T2 SDRAM_CAS Pin_T1 表 28 SDRAM 與 FPGA 管腳配置表 板載模塊接口 晶振 核心 板上提供了高精度、高穩(wěn)定性 50MHz 時鐘，該時鐘直接與 FPGA 的PINL1（ GCLK0） 引腳相連。 如果設(shè)計人員需要其它頻率時鐘源，可以在 FPGA 內(nèi)部進(jìn)行分頻或利用FPGA 內(nèi)部 PLL 倍頻等途徑來得到。 圖 29 所示為晶體與 FPGA 連接框圖；表 29 所示為晶體與 FPGA 管腳連接配置表。 圖 29 50MHZ 晶振與 FPGA 連接框圖 信號名稱 對應(yīng) FPGA管腳名稱 功能 說明 50MHZ Pin_L1 50MHZ Clock input 表 29 50MHZ 晶振與 FPGA 管腳配置表 19 用戶自定義按鍵 為了方便開發(fā)人員作一些簡單的、手動的邏輯輸入， 核心 板上提供了 4 個用戶自定義按鍵 ，位于核心板的右下方。 這四個按鍵連接到了 FPGA 的四個 IO 引腳上，具體的定義和使用則有開發(fā)人員自由決定。按鍵與 FPGA 的硬件連接 如圖210。 表 210 所示為按鍵與 FPGA 管腳連接配置表。 圖 210 BT1BT4 按鍵與 FPGA 連接框圖 信號名稱 對應(yīng) FPGA管腳名稱 功能 說明 BT1 Pin_M1 Push Button input BT2 Pin_M2 Push Button input BT3 Pin_U12 Push Button input BT4 Pin_U11 Push Button input 表 210 BT1BT4 按鍵與 FPGA 管腳配置表 注：按鍵按下為低電平，抬起為高電平。 20 用戶自定義 LED 為了方便開發(fā)人員進(jìn)行簡單直觀的信號觀察，開發(fā)板上提供了四個用戶自定義 LED。 這四個 LED 燈位于核心板的右下方（四個自定義按鍵的上方）， 這四個LED 由 FPGA 的 IO 引腳直接驅(qū)動，當(dāng) FPGA 對應(yīng)的 IO 輸出高電平時， LED 點亮；當(dāng) FPGA 對應(yīng)的 IO 輸出低電平時， LED 熄滅。 四個 LED 和 FPGA 的硬件連接 如圖 211 所示，四個 LED 燈與 FPGA 的管腳連接如表 211。 圖 211 LED1LED4 燈與 FPGA 連接框圖 信號名稱 對應(yīng) FPGA管腳名稱 功能 說明 HLED1 Pin_V8 Red LED display HLED2 Pin_T8 Red LED display HLED3 Pin_T7 Red LED display HLED4 Pin_T6 Red LED display 表 211 LED1LED4 燈與 FPGA 管腳配置表 21 復(fù)位按鍵 開發(fā)板上有一個復(fù)位按鍵，位于 四個按鍵開關(guān)的左邊 。復(fù)位按鍵上面的 LED為復(fù)位指示，當(dāng)復(fù)位按鍵按下時（低電平）， LED 亮。 復(fù)位按鍵連接到 FPGA 的 B3 引腳上，可以供開發(fā)人員作為 Nios II CPU 的復(fù)位信號。當(dāng)然也可以作為普通的按鍵來使用。 復(fù)位按鍵與 FPGA 的連接如圖 212 所示。與 FPGA 的管腳配置如表 212 所示。 圖 212 復(fù)位按鍵與 FPGA 連接框圖 信號名稱 對應(yīng) FPGA管腳名稱 功能 說明 Reset Pin_B3 復(fù)位按鍵輸入 表 212 復(fù)位按鍵與 FPGA 管腳配置表 七段碼 LED 數(shù)碼管 顯示 七段碼 LED數(shù)碼管 是 核心 板上提供的另一個方便開發(fā)人員調(diào)試的顯示設(shè)備。核心 板上使用的七段碼 LED 數(shù)碼管 是共陽極型， a～ f 和 dp 這八個 LED 均與 FPGA的 IO 引腳直接相連，其對應(yīng)段名稱如圖 213 所示。 圖 213 七段碼 LED 22 由于七段碼 LED 數(shù)碼管 公共端連接到 VCC（共陽極型），當(dāng) FPGA 對應(yīng)的IO 引腳輸出低電平時，對應(yīng)的七段碼 LED 數(shù)碼管 中的 LED 被 點亮；當(dāng) FPGA 對應(yīng)的 IO 引腳輸出高電平時，對應(yīng)的七段碼 LED 中的 LED 熄滅。七段碼 LED 數(shù)碼管 和 FPGA 的硬件連接 如圖 214 所示 。 表 213 所示為七段碼 LED 數(shù)碼管的每段與 FPGA 的管腳連接配置表。 圖 214 七段碼 LED 數(shù)碼管 與 FPGA 連接框圖 信號名稱 對應(yīng) FPGA管腳名稱 功能 說明 Hseg_D0 Pin_T11 7segment displays “a” Hseg_D1 Pin_L17 7segment displays “b” Hseg_D2 Pin_T16 7segment displays “c” Hseg_D3 Pin_J14 7segment displays “d” Hseg_D4 Pin_V9 7segment displays “e” Hseg_D5 Pin_V11 7segment displays “f” Hseg_D6 Pin_U13 7segment displays “g” Hseg_D7 Pin_U14 7segment displays “dp” 表 213 七段碼 LED 數(shù)碼管 與 FPGA 管腳配置表 23 電源管理接口 核心板單獨使用時，僅需從 Power 電源適配器接口輸入＋ 5V 直流電壓即可（核心板的左上角處）。用戶需要特別注意的是，插入電源適配器接口的插頭必須為 內(nèi)正外負(fù) 供電極性，如圖 215 所示。為了保證系統(tǒng)能夠穩(wěn)定工作，電源適配器功率最好在 5V/1A 以上。 圖 215 電源適配器插頭說明 核心板與系統(tǒng)板和擴(kuò)展板接合起來使用時，核心板的供電由系統(tǒng)板提供。系統(tǒng)板的開關(guān)電源通過 系統(tǒng)板 與核心板 連接的擴(kuò)展接口為核心板供電。 核心板上的電源管理模塊將輸入的 5V 直流電源 轉(zhuǎn)換為各模塊所需的適配電源。電源管理模塊輸出的電源分布如下圖 216 所示。 圖 216 電源 管理模塊流程圖 24 擴(kuò)展接口 開發(fā)板上提供的資源模塊占用了部分 FPGA 引腳，除此之外，還有 164 個左右的可用 IO供用戶自定義使用，這些 IO 通過 JP JP JP3 擴(kuò)展接口引出。 JP JP2和 JP3 分別位于核心板的左右兩邊和上邊，分別通過間距為 的標(biāo)準(zhǔn)雙排針插座，提供了 164 個用戶自定義 IO，以滿足普通用戶的一般需要。同時這些標(biāo)準(zhǔn)的雙排針插座通過與 EDA/SOPC 實驗開發(fā) 平臺上的與之對應(yīng)的標(biāo)準(zhǔn)雙排孔插座相接，使實驗平臺上的用戶接口與核心板相連構(gòu)成一個完整的實驗開發(fā)平臺。 JP JP JP3 的引腳定義如圖 217 所示， JP JP JP3 其引腳與 FPGA 的IO 接口的對應(yīng)關(guān)系如表 21 21 216 所示： 圖 217 JP1JP3 所使用的接插件及其引腳定義 25 JP1引腳 EP2C35 管腳 說明 JP1 引腳 EP2C35 管腳 說明 1 / VCC(5V) 26 Pin_L8 FPGA_IO 2 / VCC(5V) 27 Pin_M5 FPGA_IO 3 / VCC(5V) 28 Pin_M6 FPGA_IO 4 / VCC(5V) 29 Pin_N3 FPGA_IO 5 / GND 30 Pin_N4 FPGA_IO 6 / GND 31 Pin_N6 FPGA_IO 7 / GND 32 Pin_P3 FPGA_IO 8 Pin_B3 FPGA_IO 33 Pin_P5 FPGA_IO 9 Pin_D3 FPGA_IO 34 Pin_P6 FPGA_IO 10 Pin_D4 FPGA_IO 35 Pin_P19 FPGA_IO 11 Pin_D5 FPGA_IO 36 Pin_P4 FPGA_IO 12 Pin_E3 FPGA_IO 37 Pin_R6 FPGA_IO 13 Pin_E4 FPGA_IO 38 Pin_R7 FPGA_IO 14 Pin_F3 FPGA_IO 39 Pin_R8 FPGA_IO 15 Pin_F4 FPGA_IO 40 Pin_J3 FPGA_IO 16 Pin_G3 FPGA_IO 41 Pin_W18 FPGA_IO 17 Pin_G5 F