基于eda的樂(lè)曲硬件演奏電路-資料下載頁(yè)
【導(dǎo)讀】利用可編程邏輯器件FPGA，設(shè)計(jì)一個(gè)樂(lè)曲硬件演奏電路。音響，同時(shí)可自動(dòng)演奏樂(lè)曲。演奏時(shí)可選擇鍵盤輸入樂(lè)曲或者已存入的樂(lè)曲，并。配以一個(gè)小揚(yáng)聲器。其結(jié)構(gòu)如圖6-34所示，該設(shè)計(jì)產(chǎn)生的音樂(lè)選自＂梁祝＂片。和樂(lè)曲存儲(chǔ)模塊組成。數(shù)控分頻器對(duì)FPGA的基準(zhǔn)頻率進(jìn)行分頻，得到與各個(gè)音。階對(duì)應(yīng)的頻率輸出。的計(jì)數(shù)時(shí)鐘信號(hào)作為樂(lè)曲節(jié)拍控制信號(hào)。另外，音名Ａ的頻率為440Hz，音名B到C之間，數(shù)四舍五入取整。若基準(zhǔn)頻率過(guò)低，則由于分頻系數(shù)過(guò)小，四舍五入取整后的誤。綜合考慮兩方面的因素,在盡量減小頻率誤差的前提下取舍合適的基準(zhǔn)頻率。的相對(duì)品頻率關(guān)系不變，C作1與D作1演奏出的音樂(lè)聽(tīng)起來(lái)都不會(huì)“走調(diào)”。為了減少輸出的偶次諧波分量，由于最大的分頻系數(shù)為7644，故采用13位二進(jìn)制計(jì)數(shù)器已能滿足分頻要求。揚(yáng)聲器將不會(huì)發(fā)聲。奏的時(shí)間控制通過(guò)ROM查表的方式來(lái)完成。器為樂(lè)曲數(shù)據(jù)存儲(chǔ)器ROM的地址發(fā)生器。該計(jì)數(shù)器的計(jì)數(shù)頻率為4Hz，即每一。根據(jù)第5章例5-12給出的LPM_ROM的定制流程，
【正文】 形和元件符號(hào)如圖 639 所示 , 當(dāng)輸入 Tone=6280，產(chǎn)生高音１的發(fā)聲頻率信號(hào) SpkS。 (a) (b) 圖 639 數(shù)控分頻模塊 (a) 仿真輸出波形 。（ b）元件符號(hào)圖 樂(lè)曲硬件演奏電路頂層電路的設(shè)計(jì)和仿真 樂(lè)曲硬件演奏電路 頂層 電路分為三個(gè)模塊，音樂(lè) 節(jié)拍發(fā)生器 NoteTabs 模塊 ，音符譯碼電路 Toaba 模塊，數(shù)控分頻模塊（ speaker）， 圖 640 所示的是頂層電路 原理圖。 圖 640 樂(lè)曲硬件演奏電路 頂層原理圖 CLK 為音調(diào)頻率信號(hào)為 4MHz， CLK8HZ 是 樂(lè)曲硬件演奏電路 節(jié)拍頻率信號(hào)為 8Hz； index 為手控輸入的 音符數(shù)據(jù)； auto 為 手動(dòng) /自動(dòng)選擇按扭， auto=1 時(shí)為自動(dòng) 演奏， auto=0 時(shí)為手動(dòng) 輸入。 CODE 簡(jiǎn)譜碼輸出顯示， HIGH 為高 8 度指示，Sp 為聲音頻率輸出。 其頂層設(shè)計(jì)的 VHDL 程序如下： LIBRARY IEEE。 硬件演奏電路頂層設(shè)計(jì) USE 。 ENTITY M_TOP IS PORT ( CLK : IN STD_LOGIC。 音調(diào)頻率信號(hào) CLK8HZ : IN STD_LOGIC。 節(jié)拍頻率信號(hào) index : IN STD_LOGIC_VECTOR (3 DOWNTO 0)。 簡(jiǎn)譜碼手動(dòng)輸入 CODE : OUT STD_LOGIC_VECTOR (3 DOWNTO 0)。 簡(jiǎn)譜碼輸出顯示 HIGH : OUT STD_LOGIC。 高 8 度指示 Sp : OUT STD_LOGIC )。聲音輸出 END M_TOP。 ARCHITECTURE one OF M_TOP IS COMPONENT NoteTabs PORT ( clk : IN STD_LOGIC。 ToneIndex : OUT STD_LOGIC_VECTOR (3 DOWNTO 0) )。 END COMPONENT。 COMPONENT ToneTaba PORT ( Index : IN STD_LOGIC_VECTOR (3 DOWNTO 0) 。 CODE : OUT STD_LOGIC_VECTOR (3 DOWNTO 0) 。 HIGH : OUT STD_LOGIC。 Tone : OUT STD_LOGIC_VECTOR (12 DOWNTO 0) )。 END COMPONENT。 COMPONENT Speakera PORT ( clk : IN STD_LOGIC。 Tone : IN STD_LOGIC_VECTOR (12 DOWNTO 0)。 SpkS : OUT STD_LOGIC )。 END COMPONENT。 SIGNAL Tone : STD_LOGIC_VECTOR (12 DOWNTO 0)。 SIGNAL ToneIndex : STD_LOGIC_VECTOR (3 DOWNTO 0)。 BEGIN u1 : NoteTabs PORT MAP (clk=CLK8HZ, ToneIndex=ToneIndex)。 u2:ToneTaba PORT MAP(Index=ToneIndex,Tone=Tone,CODE=CODE,HIGH=HIGH)。 u3 : Speakera PORT MAP(clk=CLK,Tone=Tone, SpkS=Sp )。 END。 該程序利用元件例化的方法，按圖 640 進(jìn)行元件連接，其編譯成功后的仿真輸出波形和元件符號(hào)如圖 641 所示。 (a) (b) 圖 641 樂(lè)曲硬件演奏電路 (a) 仿真輸出波形 。（ b）元件符號(hào)圖 硬件測(cè)試 為了能對(duì)所設(shè)計(jì)的 樂(lè)曲硬件演奏電路 進(jìn)行 硬件測(cè)試，應(yīng)將其輸入輸出信號(hào)鎖定在開(kāi)發(fā)系統(tǒng)的目標(biāo) 芯片引腳上，并重新編譯，然后對(duì) 目標(biāo) 芯片進(jìn)行編程下載，完成 樂(lè)曲硬件演奏電路 的最終開(kāi)發(fā)，其 硬件測(cè)試示意圖如圖 642。不失一般性，本設(shè)計(jì)選用的 EDA 開(kāi)發(fā)平臺(tái)為 GW48SOPC，選擇目標(biāo)器件 為 EP1C6Q240C8芯片，電路工作模式為 。 圖 642 樂(lè)曲演奏電路 硬件測(cè)試示意圖 鎖定引腳時(shí) 將 CLK 和 CLK8HZ 分別連至 clock9（接受 4MHz 的時(shí)鐘頻率）和 clock2（ 接 受 8Hz 的時(shí)鐘頻率）； Sp 接揚(yáng)聲器 SPEAKER；簡(jiǎn)譜碼手動(dòng)輸入index[3..0]同鍵 1（ PIO3～ PIO0） 相連； auto 接鍵 8（高低電平發(fā)生器）； CODE[3..0]接數(shù)碼管 8（ PIO31～ PIO28） 顯示輸出的簡(jiǎn)譜碼； HIGH 接發(fā)光二級(jí)管 D8，用于指示高 8 度音。 綜合適配后將配置數(shù)據(jù)下載入 EDA 實(shí)驗(yàn)平臺(tái)（技術(shù)資料詳見(jiàn)附錄）的 FPGA中（有關(guān) CLK 等引腳在 FPGA 芯片 EP1C6Q240C8 引腳中的序號(hào)，請(qǐng)參見(jiàn)附錄的附表 2），揚(yáng)聲器短接線短路（接入揚(yáng)聲器），即可 MIDI 音樂(lè)。
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