基于eda的樂曲硬件演奏電路(參考版)
2024-11-14 16:03本頁面
【正文】 。 圖 642 樂曲演奏電路 硬件測(cè)試示意圖 鎖定引腳時(shí) 將 CLK 和 CLK8HZ 分別連至 clock9（接受 4MHz 的時(shí)鐘頻率）和 clock2（ 接 受 8Hz 的時(shí)鐘頻率）； Sp 接揚(yáng)聲器 SPEAKER；簡(jiǎn)譜碼手動(dòng)輸入index[3..0]同鍵 1（ PIO3～ PIO0） 相連； auto 接鍵 8（高低電平發(fā)生器）； CODE[3..0]接數(shù)碼管 8（ PIO31～ PIO28） 顯示輸出的簡(jiǎn)譜碼； HIGH 接發(fā)光二級(jí)管 D8，用于指示高 8 度音。（ b）元件符號(hào)圖 硬件測(cè)試 為了能對(duì)所設(shè)計(jì)的 樂曲硬件演奏電路 進(jìn)行 硬件測(cè)試，應(yīng)將其輸入輸出信號(hào)鎖定在開發(fā)系統(tǒng)的目標(biāo) 芯片引腳上，并重新編譯，然后對(duì) 目標(biāo) 芯片進(jìn)行編程下載，完成 樂曲硬件演奏電路 的最終開發(fā)，其 硬件測(cè)試示意圖如圖 642。 該程序利用元件例化的方法，按圖 640 進(jìn)行元件連接，其編譯成功后的仿真輸出波形和元件符號(hào)如圖 641 所示。 u3 : Speakera PORT MAP(clk=CLK,Tone=Tone, SpkS=Sp )。 BEGIN u1 : NoteTabs PORT MAP (clk=CLK8HZ, ToneIndex=ToneIndex)。 SIGNAL Tone : STD_LOGIC_VECTOR (12 DOWNTO 0)。 SpkS : OUT STD_LOGIC )。 COMPONENT Speakera PORT ( clk : IN STD_LOGIC。 Tone : OUT STD_LOGIC_VECTOR (12 DOWNTO 0) )。 CODE : OUT STD_LOGIC_VECTOR (3 DOWNTO 0) 。 END COMPONENT。 ARCHITECTURE one OF M_TOP IS COMPONENT NoteTabs PORT ( clk : IN STD_LOGIC。 高 8 度指示 Sp : OUT STD_LOGIC )。 簡(jiǎn)譜碼手動(dòng)輸入 CODE : OUT STD_LOGIC_VECTOR (3 DOWNTO 0)。 音調(diào)頻率信號(hào) CLK8HZ : IN STD_LOGIC。 硬件演奏電路頂層設(shè)計(jì) USE 。 CODE 簡(jiǎn)譜碼輸出顯示， HIGH 為高 8 度指示，Sp 為聲音頻率輸出。（ b）元件符號(hào)圖 樂曲硬件演奏電路頂層電路的設(shè)計(jì)和仿真 樂曲硬件演奏電路 頂層 電路分為三個(gè)模塊，音樂 節(jié)拍發(fā)生器 NoteTabs 模塊 ，音符譯碼電路 Toaba 模塊，數(shù)控分頻模塊（ speaker）， 圖 640 所示的是頂層電路 原理圖。 數(shù)控分頻模塊的 仿真輸出波形和元件符號(hào)如圖 639 所示 , 當(dāng)輸入 Tone=6280，產(chǎn)生高音１的發(fā)聲頻率信號(hào) SpkS。 END。 END IF。039。139。139。 THEN Count2 := NOT Count2。EVENT AND FullSpkS = 39。 DelaySpkS : PROCESS(FullSpkS)將輸出再 2 分頻，展寬脈沖， VARIABLE Count2 : STD_LOGIC。 END IF。039。 ELSE Count13 := Count13 + 1。 FullSpkS = 39。139。 BEGIN IF PreCLK39。 END PROCESS。 THEN Count4 := Count4 + 1。EVENT AND clk = 39。 Count4 := 0000。 將 CLK 進(jìn)行 16 分頻， PreCLK 為 CLK 的 16分頻 IF Count411 THEN PreCLK = 39。 BEGIN PreCLK = 39。 ARCHITECTURE one OF Speakera IS SIGNAL PreCLK, FullSpkS : STD_LOGIC。 SpkS : OUT STD_LOGIC )。 ENTITY Speakera IS PORT ( clk : IN STD_LOGIC。 USE 。 數(shù)控分頻器的輸入時(shí)鐘頻率為 4MHz，通過分頻后其進(jìn)位信號(hào) FullSpkS 是一周期脈沖信號(hào)，為有利于驅(qū)動(dòng)揚(yáng)聲器，在音調(diào)輸出時(shí)再進(jìn)行二分頻，將脈沖展寬，使之占 空比為 50%，揚(yáng)聲器這樣就有足夠的發(fā)聲功率。該計(jì)數(shù)器的模為8192，當(dāng)計(jì)數(shù)器計(jì)滿時(shí)，產(chǎn)生一個(gè)進(jìn)位信號(hào) FullSpkS，該信號(hào)就是用作發(fā)音的頻率信號(hào)（其頻率值參見表 63）。（ b）元件符號(hào)圖 3 數(shù)控分頻模塊（ speaker）設(shè)計(jì) 數(shù)控分頻器對(duì) FPGA 的基準(zhǔn)頻率進(jìn)行分頻，得到與各個(gè)音階對(duì)應(yīng)的頻率輸出。音符譯碼電路 Toaba 模塊的 仿真輸出波 形如圖 638（ a）所示 , 例如當(dāng)輸入 Index=8，產(chǎn)生的分頻系數(shù)便是 6280， CODE 輸出對(duì)應(yīng)該音階簡(jiǎn)譜的顯示數(shù)碼 1， high 輸出為高電平，指示音階為高音， high 輸出為低電平時(shí)則指示音階為中音，分析可知仿真結(jié)果正確無誤。 END。 END CASE。 HIGH =39。 WHEN OTHERS = Tone=1111111111111 。139。 CODE=0001。7054。 HIGH =39。 WHEN 1101 = Tone=11
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