【正文】 bol。圖 邏輯單元(LE)內(nèi)部結(jié)構(gòu)圖 基本組成框圖實際 DDS 電路中，由于計算機的處理帶寬有限，所以采一個 FIR 濾波器慮除高頻分量，由于 DDS 完全工作在數(shù)字域，其特有的工作方式，導(dǎo)致合成信號的頻譜存在很大的雜散，所以設(shè)計中，根據(jù)存儲波形對稱的特點，用 VHDL 語言地址譯碼模塊和數(shù)據(jù)校正模塊，改進了正弦和余弦 ROM 查表，有效降低了合成頻率的雜散。改進后的DDS 的原理框圖如圖 。圖中除了 A/D,D/A 轉(zhuǎn)換器由硬件電路實現(xiàn)以外，其余的功能模塊都是在 Altera 公司的一片可編程器件 FPGA 里實現(xiàn)。采用自頂向下(UptoDown)的設(shè)計模式，先將 DDS 系統(tǒng)詳細的劃分成求補模塊、 FIR 濾波器、累加模塊、取高 A 位地址模塊、正余弦地址譯碼模塊、正余弦 ROM 模塊、數(shù)據(jù)校正模塊。 求補模塊此次設(shè)計中模數(shù)轉(zhuǎn)換器使用的是 AD 公司 AD9283，~ 的模擬信號，輸出的是二進制偏移碼，與計算機處理的二進制補碼形式不一樣，需將二進制偏移碼轉(zhuǎn)換成二進制補碼，兩種碼制之間的關(guān)系如表 ：圖 改進后 DDS 的組成框圖A/D 輸入 二進制偏移碼 計算機補碼 1111 1111 0111 1111 1111 1110 0111 1100…… …… …… 1000 0011 0000 0011 1000 0010 0000 0010 1000 0001 0000 0001…… …… …… 01111 1111 1000 0000 01111 1110 1111 1111 01111 1101 1111 1110……. ……. …… 0000 0010 1000 0011 0000 0001 1000 0010 0000 0000 1000 0001表 偏移碼與補碼之間的關(guān)系由表 分析可知，AD 輸入幅值是正數(shù)時，輸出的二進制偏移碼和二進制補碼之間的關(guān)系是:把偏移碼的最高位取反，其余位保持不變，即得到相應(yīng)的二進制補碼 。輸入負數(shù)時，把偏移碼的最高位取反，其余位加‘139。，即得到相應(yīng)的二進制補碼。根據(jù)這樣的思路，用 VHDL 語言編寫了求補程序，編譯、仿真成功后生成的相應(yīng)的求補模塊((Symbol)，求補程序的結(jié)構(gòu)體部分如下：process(clk)beginif(clk39。eventandclk=39。1’)thenif ain(7)=39。1’thenbout(7)=not ain(7)。bout(6 downto 0)=ain(6 downto 0)。else bout(7)=not ain(7)。bout(6 downto 0)=ain(6 downto 0)+0000001”。end if。end if。end process。其中：ain 是 ADC 輸出的二進制偏移碼，bout 是求補后的二進制補碼，clk 是 FPGA 的工作時鐘，此次設(shè)計的參考時鐘是 80M。 FIR 濾波器模塊目前 FIR 濾波器的實現(xiàn)方法有三種：利用單片通用數(shù)字濾波器集成電路、DSP 器件和可編程邏輯器件實現(xiàn)。單片通用數(shù)字濾波器使用方便，但由于字長和階數(shù)的規(guī)格較少，不能完全滿足實際需要。使用 DSP 器件實現(xiàn)雖然簡單，但由于程序順序執(zhí)行，執(zhí)行速度必然不快。FFGA 有著規(guī)整的內(nèi)部邏輯陣列和豐富的連線資源，特別適合于數(shù)字信號處理任務(wù)，相對于串行運算為主導(dǎo)的通用 DSP 芯片來說，其并行性和可擴展性更好。根據(jù)需要計算出 FIR 濾波器的系數(shù)之后，利用乘法器、加法器和移位寄存器就可以實現(xiàn)濾波。設(shè)計中利用 Altera 公司的參數(shù)化模塊 LPM_MULT 來實現(xiàn)乘法、LPM_ADD_SUB 模塊實現(xiàn)加法、 LPM_SHIFTREG 實現(xiàn)移位寄存。用 MATLAB 軟件計算 FIR 濾波器的系數(shù)的方法如下：打開 MATLAB 軟件后，進入到 DSP 模塊中的濾波器設(shè)計菜單中，選取數(shù)字濾波器設(shè)計，通過選擇菜單條上的“FIR”按鈕可以進入到 FIR 濾波器設(shè)計窗口，選擇中選用 Kaiser 窗，窗函數(shù)的時域和頻域波形如圖：圖 窗函數(shù)的時域和頻域波形圖 窗函數(shù)的時域和頻域波形圖 Matalb 設(shè)計濾波器設(shè)計方法當(dāng)選擇了其中任何一個濾波器后，都會出現(xiàn)一個相應(yīng)的設(shè)計窗口，輸入濾波器的通帶寬度、過渡頻帶以及截止頻率、濾波器階數(shù)等參數(shù)后，Matlba 會自動計算出濾波器系數(shù)，計算結(jié)束后濾波器的響應(yīng)曲線就會顯示在屏幕上。在 Max_plusII 軟件中調(diào)出乘法模塊 LP_MUTL，可實現(xiàn)有符號和無符號乘法，設(shè)定為有符號的乘法，其中一路輸入是常數(shù),用 Matlba 工具計算出 8 階(N=8)的加窗 FIR 濾波器的系數(shù)如下，N 為偶數(shù)時，F(xiàn)IR 濾波器系數(shù)是偶對稱的，即，h(n)=h(N1n):h(0)=h(7)=，h(1)=h(6)=，h(2)=h(5)=，h(3)=h(4)=，濾波系數(shù)是小于 1 的小數(shù)，不便于用二進制數(shù)表示，所以將系數(shù)均乘以 =256 擴82大后取整，作為乘法模塊的常數(shù)輸入端：h039。=h739。=00001011B=11hl39。=h639。=00001100B=12h239。=h539。=00001101B=12h339。=h439。=00001101B=13調(diào)頻發(fā)射機要求最大頻偏200KHz，即由：max2339。7(1)20zzFf KMHK???????求出頻偏系數(shù) K=，為了用移位實現(xiàn)乘法，取頻偏系數(shù) K= =8，該頻偏系數(shù)可32與濾波器的系數(shù)合并，即濾波器系數(shù)乘以頻偏系數(shù) K 后得到合二為一的系數(shù)如下：h047=01011100B=92hl=h6=01100001B=97h2=h5=01100100B=13h3=h4=01100110B=13設(shè)計中共使用了 4 塊 LPM_MULT 乘法單元、7 塊 LPMADD_SUB 加法單元和 7塊 LPM_SHIFTREG 移位寄存單元。每個乘法單元有兩路輸入，其中的一路輸入設(shè)定為上計算出的系數(shù)(h0h7)，加法單元 LP 犯 ADD_SUB 可以實現(xiàn)有符號和無符號數(shù)的加減法，設(shè)定為有符號數(shù)加法。移位寄存模塊 LPM_SHIFTREG 實現(xiàn)移位緩存，將輸入寄存后輸出到下一級的輸入端。這種設(shè)計在 Altera 公司的 EPF10K 芯片上進行功能仿真和時序仿真，結(jié)果均達到了預(yù)期的要求。如果想更進一步的提高濾波效果，一方面可以增加濾波器的階數(shù)，另一方面可以增加濾波器系數(shù)的位數(shù)，以減少舍入誤差。 累加模塊累加器由加法器 LPM 一 ADD_SUB 和移位寄存器 LPMeeFF 組成，設(shè)定參數(shù)化模塊 LPMeeADD_SUB 的輸入、輸出數(shù)據(jù)為 24 位帶符號數(shù)。LPMADDSUB 單元有兩路輸入，一路是采樣并經(jīng)過數(shù)字濾波后的數(shù)據(jù)，另一路是累加器輸出數(shù)據(jù)經(jīng)過移位寄存器緩沖后再送入 LPMeeADD_SUB 單元中，這樣就實現(xiàn)了對采樣值的累加。為了防止累加有符號數(shù)溢出后產(chǎn)生錯誤，將加法器的進位 overflow 位與求和最高為 sum(23)異或后作為移位寄存器輸入的最高位送入寄存器緩存后，再次送入加法器的輸入端。累加生成24 位的帶符號數(shù)。 取高 M 位地址模塊通常相位累加器的位數(shù) N 都很大，一般取 N=24,32,48 等，實際設(shè)計中受到體積和成本的限制，一般只取累加器輸出的高幾位作為 ROM 的尋址地址，設(shè)計中取累加結(jié)果的高 8(M=8)位來進行查表，也就是說正余弦 ROM 有 =256 個尋址地址，取高 8 位地82址用 VHDL 語言實現(xiàn)，程序的結(jié)構(gòu)體部分如下:process(clk)beginif clk39。event and clk=39。1’thenhout(7 downto 0)=cin(23 downto 16)。lout(15 downto 0)=cin(15 downto 0)。end if。endprocess。其中:cin 是取高位模塊的輸入，也就是累加器的輸出數(shù)據(jù)，hout 是高 8 位的輸出數(shù)值，Lout 是剩余的 16 的輸出數(shù)值，clk 是 FPGA 的工作時鐘，此次設(shè)計的參考時鐘是 80M。 正余弦地址譯碼模塊、正余弦 ROM 模塊、數(shù)據(jù)校正模塊由于 DDS 采用全數(shù)字結(jié)構(gòu)，不可避免地引入了雜散。其來源主要有三個：相位舍入誤差，DDS 中為了得到足夠高的分辨率，相位累加器的位數(shù) N 都很大，一般取N=32,48 等，但受到體積和成本的限制，即使采用最先進的存儲方法，ROM 容量也是有限的，遠遠小于 ，因此只能取累加器的高 M 位作為 ROM 的地址，這就引入了相2N位舍入誤差。幅度量化誤差：一個模擬信號的采樣幅值理論上只能用一個無限字長的二進制代碼才可以表示，由于 ROM 的存儲能力有限，實際是用有限的 S 位代碼近似信號幅值，這就產(chǎn)生了幅度量化誤差：器件誤差:DAC 和 LPF 器件有限的分辨率、非線性特性、轉(zhuǎn)換時出現(xiàn)的毛刺。由此可見，實際的 DDS 系統(tǒng)由于其本身獨特的工作方式導(dǎo)致了大量無法避免的雜散分量，這些雜散分量分布在 DDS 系統(tǒng)的各個部分。由以上分析可知，DDS 由于其本身獨特的工作方式導(dǎo)致了大量無法避免的雜散分量，這些雜散分布在 DDS 的各個部分，見圖 ,圖 DDS 雜散產(chǎn)生及分布圖注： ：相位舍位誤差， ：幅值量化誤差， ：D/A 轉(zhuǎn)換誤差。e()pne()Tne()DAn相位舍位誤差，量化誤差、DAC 誤差主要都是由于器件的非理想特性產(chǎn)生的，我們可以改善器件的物理結(jié)構(gòu)，使之盡量接近理想特性，比如:減少相位舍位、增加ROM 存儲數(shù)據(jù)的位數(shù)、提高 DAC 的分辨率、加入擾碼來破壞雜散周期性等，可以降低輸出雜散。上述每種方法都有其一定的局限性，比如，減少相位舍位、增加數(shù)據(jù)位數(shù)會占用更多的資源:采用高分辨率的 DAC 器件，會增加成本，加入擾碼，系統(tǒng)會變得很復(fù)雜，我們在使用 FPGA 設(shè)計 DDS 時，利用存儲波形的奇偶對稱特性，用 VHDL 語言結(jié)合Max_plusII 軟件設(shè)計出地址譯碼模塊和輸出校正模塊，采用 8：1 比例壓縮 ROM 中存儲的波形的數(shù)據(jù)，具體思路如下:DDS 相位累加的結(jié)果可正可負，也就是正弦、余弦ROM 的尋址地址有正有負，ROM 中存儲的是 二兩個周期的正弦(以正弦2~0??采樣為例) 采樣值 (見圖 中以 sint，為 Y 軸的坐標(biāo))：圖 ROM 壓縮原理圖正弦函數(shù)是以 2 二為周期的，為了便于地址編碼，將縱軸平移至以 Sin(t)為幅度值的坐標(biāo)處，將橫軸平移至以 t 為時間軸的坐標(biāo)，也就是我們需要存儲的數(shù)據(jù)是 兩0~4?個周期的正弦采樣值，同時將時間軸向下正弦圖形的最低點處，便于正弦信號幅值采樣編碼后存儲在 ROM 中，也就是 ROM 中存儲的數(shù)值是從最小值處 00~最大值 FF 處，設(shè)計中，地址尋址和幅度值均設(shè)為 8 位的，壓縮前 兩個周期內(nèi)只能采樣 =2560~4?82個點，量化誤差較大。根據(jù)正弦信號周期對稱的特點，把 的信號均勻分成 8 段(見圖中，分別編號為①~ ⑧) ，對段①內(nèi)，也就是把正弦信號 周期內(nèi)進行 =2562次采樣，把這些采樣值存入正弦 ROM 中。根據(jù)分析知，段②~段⑧內(nèi)正弦信號的幅值與段①內(nèi)正弦信號幅值有密切的關(guān)系(為說明方便，8 段的地址編號分別為addr① ,addr② ......addr.。每段信號的幅值編號分別為 data,data(2)......data⑧)。DDS 的正弦ROM 查找表里只需存儲正弦信號第一段地址 內(nèi)的 256 個采樣值，其余段可根據(jù)0~2?與第一段地址和幅值的關(guān)系，進行地址譯碼和輸出校正就可以間接查出 周期內(nèi)~42?的正弦信號的采樣值，這樣整個 ROM 的尋址范圍可以擴大到 ，也就8108??是相當(dāng)于累加器的相位舍位減少了 3bit，由原來的 8 位尋址變?yōu)?11 位尋址。利用 VHDL 語言編寫譯碼程序的結(jié)構(gòu)體如下:process(clk)beginif(clk39。eventandclk=39。1’)thenifaddrin00100000000thenaddrout=addrin。adset=39。0。elsifaddrin=00100000000andaddrin01000000000thenaddrout=addrin。adset39。0。elsifaddrin=01000000000andaddrin01100000000thenaddrout=addrin01000000000。adset=39。1’。elsifaddrin=01100000000andaddrin10000000000thenaddrout=10000000000addrin。adset=39。1’。elsifaddrin=10000000000andaddrin1O100000000thenaddrout=addrin10000000000。adset=39。039。elsifaddrin=10100000000andaddrin1I000000000thenaddrout=I1000000000addrin。adset=39。039。elsifaddrin=I1000000000andaddrin11100000000thenaddrout=addrin1I000000000。adset=39。l’。elseaddrout=11I11111I1Iaddrin+39。1’。adset=39。1。endif。endif。endprocess。其中：ddrin 是地址譯碼模