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正文內(nèi)容

調(diào)頻發(fā)射機(jī)的設(shè)計(jì)(編輯修改稿)

2024-08-25 13:16 本頁(yè)面
 

【文章內(nèi)容簡(jiǎn)介】 中心頻率; 是瞬時(shí)頻率相對(duì)于 的頻偏,也叫瞬時(shí)頻率偏移。根cw()kcft cw據(jù)瞬時(shí)相位 與瞬時(shí)角頻率 的關(guān)系:()t? ()()tdt????? ()()wtt可以得到調(diào)頻波的瞬時(shí)相位: 0 0()[()]()t tckckftdfdt??????()將()式帶入 ()式,得: ()0()cos[()]tkcatAwfdt???這就是由 調(diào)制載波后的調(diào)制波的表達(dá)式,從式 可以看到,調(diào)頻波的瞬時(shí)頻率等()ft于載波頻率加上一個(gè)正比于調(diào)制信號(hào)的時(shí)變頻率。 第三章 數(shù)字調(diào)頻發(fā)射機(jī)原理設(shè)計(jì) 數(shù)字調(diào)頻發(fā)射機(jī)的原理圖 的數(shù)字調(diào)頻發(fā)射機(jī)主要是由模數(shù)轉(zhuǎn)換器 A/D、FIR 濾波器、直接數(shù)字頻率合成 DDS(Direct Digital Synthesis)、鎖相環(huán)頻率合成器 PLL(Phase Loek Loop)和單邊帶調(diào)制 SSB(Single Singal Band)五部分組成。整個(gè)系統(tǒng)的實(shí)現(xiàn)框圖如下:fclkPLLA/D FIR 加法器D/AD/ALPFLPF+功率放大器移相 90coswt正弦ROM 表余弦ROM 表DDSSSB圖 數(shù)字調(diào)制發(fā)射機(jī)實(shí)現(xiàn)框圖DDS 用來(lái)產(chǎn)生高分辨率、頻偏可調(diào)的頻率時(shí)變信號(hào),也就是產(chǎn)生低頻信號(hào)并實(shí)現(xiàn)基帶信號(hào)的調(diào)頻:DDS 部分包括累加器、正余弦查找表、模數(shù)轉(zhuǎn)換器 D/A;鎖相環(huán)路PLL 是一個(gè)相位跟蹤系統(tǒng),用來(lái)合成高精度、高穩(wěn)定度的中心頻率可調(diào)的高頻載波信號(hào);單邊帶調(diào)制器 SSB 可以進(jìn)行 I、Q 兩路正交信號(hào)的正交調(diào)制,實(shí)現(xiàn)了低頻的基帶信號(hào)向高頻載波的搬移,搬移后攜帶著信息的高頻載波向空間輻射,進(jìn)行無(wú)線通信。 濾波器的設(shè)計(jì)濾波器可以提取有用的信號(hào)、濾除無(wú)用的噪聲、擴(kuò)展信號(hào)的頻帶、改變信號(hào)的特定頻譜分量,分為模擬濾波器和數(shù)字濾波器;模擬濾波器是對(duì)模擬信號(hào)進(jìn)行濾波,根據(jù)一定的設(shè)計(jì)規(guī)范來(lái)設(shè)計(jì)模擬系統(tǒng)函數(shù),使其逼近某個(gè)理想濾波器的特性,模擬濾波器的設(shè)計(jì)方法很成熟,常用的有巴特沃思濾波器、切比雪夫?yàn)V波器、橢圓函數(shù)濾波器等。數(shù)字濾波器是一個(gè)線性移不變離散時(shí)間系統(tǒng),它把輸入序列通過(guò)一定的運(yùn)算變換,對(duì)輸入信號(hào)進(jìn)行…定的處理后得到輸出序列。數(shù)字濾波器在數(shù)字信號(hào)傳輸和處理中有廣泛的應(yīng)用。 直接數(shù)字頻率合成器 DDS 的原理頻率合成主要有三種:直接模擬合成法、鎖相環(huán)合成法和直接數(shù)字合成法。直接模擬合成法利用倍頻(乘法) 、分頻(除法) 、混頻(加法與減法 )及濾波器,從單一或幾個(gè)參數(shù)頻率中產(chǎn)生所需頻率,該方法原理簡(jiǎn)單,但系統(tǒng)體積大、功耗大,基本不被采用。鎖相環(huán) PLL(PhaesLockLooP)是相位跟蹤系統(tǒng),利用反饋通過(guò)鎖相環(huán)路生成所需的頻率。 這種方法結(jié)構(gòu)簡(jiǎn)化、穩(wěn)定性高、精度高、便于集成,使用比較廣泛,但存在高分辨率和高轉(zhuǎn)換速度之間的矛盾,可采雙模前置分頻的方式來(lái)解決兩者之間的矛盾。直接數(shù)字合成(DieretDigitalFerqueneysynihesis 簡(jiǎn)稱(chēng) DDS 或 DDFS)是近年來(lái)迅速發(fā)展起來(lái)的一種新的頻率合成方法。早在 1971 年, 等人撰寫(xiě)的“ADigitalFerqueneys”thesizer 代文首次提出了以全數(shù)字技術(shù),從相位概念出發(fā)直接合成所需波形。限于當(dāng)時(shí)的技術(shù)和器件性能,未受到重視。隨著微電子技術(shù)和高速芯片的迅速發(fā)展,DDS 得到了飛速的發(fā)展,具有相對(duì)帶寬寬、頻率轉(zhuǎn)換時(shí)間短、頻率分辨率高、輸出相位連續(xù)、可產(chǎn)生寬帶正交信號(hào)及其他多種調(diào)制信號(hào)、可編程和全數(shù)字化、控制靈活方便等優(yōu)點(diǎn),成為現(xiàn)代頻率合成技術(shù)中的佼佼者。 DDS 基本原理及特點(diǎn)采樣是對(duì)連續(xù)信號(hào)進(jìn)行抽取后得到一組離散的數(shù)據(jù),而 DDS 恰好是采樣的相反過(guò)程,利用有限的離散數(shù)據(jù),通過(guò)查表法得到信號(hào)的幅值,通過(guò)數(shù)模轉(zhuǎn)換器 D/A 后生成連續(xù)波。DDS 原理框架圖如下。在 DDS 的 ROM 存儲(chǔ)器存放不同的波形數(shù)據(jù),就可以實(shí)現(xiàn)各種波形輸出,如三角波、鋸齒波和矩形波甚至是任意的波形。當(dāng) DDS 的波形存儲(chǔ)器分別存放正弦和余弦函數(shù)表時(shí),既可得到兩路正交的輸出信號(hào)。DDS 合成兩路正交的信號(hào),同相分量(I 路信號(hào)和正交分量(Q 路信號(hào))經(jīng)環(huán)路濾波器慮除雜波干擾后與鎖相環(huán)路 PLL 輸出兩路正交的載波信號(hào)進(jìn)行混頻,混頻后把低頻的基帶信號(hào)調(diào)制到高頻的載波信號(hào)上,經(jīng)放大器放大后輻射到空間。Nbit 相位累加器波形存儲(chǔ)表 D/A 轉(zhuǎn)換器 LPF頻率控制字A bit參考時(shí)鐘 ftM bit S bitfout圖 DDS 原理框架圖 載波信號(hào)合成頻率合成,就是利用電子元件組成某種裝置,由一個(gè)或幾個(gè)標(biāo)準(zhǔn)須率產(chǎn)生一個(gè)或多個(gè)頻率的過(guò)程。早期的合成是由一組晶體組成的晶控振蕩器,晶體用人工來(lái)接入和斷開(kāi)來(lái)改變合成的頻率,它的頻率準(zhǔn)確度和穩(wěn)定度由晶體本身的準(zhǔn)確度和穩(wěn)定度來(lái)決定,很少與電路有關(guān)。眾所周知,石英晶體在全世界范圍內(nèi)是比較稀有的原料,要做高精度、高穩(wěn)定度的晶體振蕩器,.造價(jià)是很高的。所以后來(lái)發(fā)展了使用單塊晶振,通過(guò)倍頻、分頻、混頻等方式合成所需的頻率。隨著通信的迅猛發(fā)展,通信頻譜日益擁擠,要求有高精度的發(fā)射頻率,同時(shí)要求選頻比較容易。自石英晶體振蕩器問(wèn)世以來(lái),頻率合成技術(shù)也日新月異,目前頻率合成有以下三種方法:直接合成法(對(duì)單個(gè)晶振進(jìn)行加、減、乘、除等方法,合成所需的頻率)、鎖相環(huán)路合成法(PLL)、直接數(shù)字頻率合成法 (DDS)。1)直接合成法:將基準(zhǔn)頻率直接進(jìn)行倍頻、分頻、混頻、濾波等合成單個(gè)或多個(gè)頻率,原理框圖如圖下:圖中 是標(biāo)準(zhǔn)頻率在諧波發(fā)生器中產(chǎn)生的高次諧波,它們和 具有相1231,.,nff? outf同的頻率穩(wěn)定度,為了得到不同數(shù)值的穩(wěn)定頻率,可以從這些諧波頻率中任選兩個(gè)頻率加到混頻器中,經(jīng)過(guò)混頻后由濾波器選擇出這兩種1231,.,nff?頻率的和頻或差頻,從而得到一系列新的頻率。標(biāo)準(zhǔn)晶體f1f2濾波發(fā)生器f3fn2fn1fn混頻器 濾波器fout圖 直接合成法原理圖用帶通濾波器將所需諧波取出,將其他的諧波分量慮除。電路中可采用一中心頻率可調(diào)的帶通濾波器或多個(gè)中心頻率固定的帶通濾波器,每個(gè)帶通濾波器慮出某一頻率。直接合成法的電路和設(shè)備較復(fù)雜和笨重,缺乏靈活性。同時(shí)由于要產(chǎn)生大量的本地信號(hào),要求相當(dāng)大的功率。石英晶體振蕩器的的頻率穩(wěn)定度和準(zhǔn)確度高,但改變頻率不方便,只適宜于固定頻率。2)直接數(shù)字頻率合成(Dieret Digital Ferqueneysynhteis,簡(jiǎn)稱(chēng) DDFS 或 DDS)也稱(chēng)為數(shù)字查表合成器 DDS,合成法頻率轉(zhuǎn)換速度快、分辨率高、輸出相位連續(xù)、易于集成、易于控制等優(yōu)點(diǎn),不過(guò)受器件水平的限制,輸出信號(hào)的頻率上限不夠高,因?yàn)?2Nroutff??A當(dāng)頻率控制字 和累加器位數(shù) N 一定時(shí),輸出頻率與 成正比,當(dāng)需要較高的輸出頻?A rf率時(shí), 也必須很高。此次設(shè)計(jì)中,根據(jù)遙測(cè)的需要,發(fā)射機(jī)輸出頻率為rf2200MHz~~2300MHZ(中心頻率可調(diào) ),載波中心頻率為 ,DDS 合成這樣的高頻信號(hào)有一定的困難,所以設(shè)計(jì)中載波不采用 DDS 來(lái)合成。3)鎖相環(huán)路合成法(Phase Loek Loop,PLL)鎖相環(huán)路是利用反饋完成自動(dòng)相位控制,基本鎖相環(huán)路原理框圖如圖 :監(jiān)相器 PD 環(huán)路濾波器 VCOfi fout圖 基本鎖相環(huán)路原理圖基本鎖相環(huán)由鑒相器 PD、環(huán)路濾波器、壓控振蕩器 VCO 組成,基本功能是跟蹤輸入信號(hào)的相位,由鑒相器產(chǎn)生一個(gè)與輸入信號(hào)和 VCO 信號(hào)相位差成比例的電壓,這個(gè)誤差電壓通過(guò)低通濾波器,抑制了噪聲和高頻信號(hào)成分后,調(diào)制 VCO 的頻率,在鑒相器中與輸入信號(hào)比較,產(chǎn)生的任何誤差電壓通過(guò)環(huán)路濾波器,再次調(diào)制 VCO 頻率,直到 VCO 以固定的相位鎖住輸入信號(hào),通過(guò)跟蹤信號(hào)的相位,獲得頻率同步和頻率跟蹤。鑒相器是相位比較裝置,用來(lái)比較輸入信號(hào)和參考信號(hào)之間的相位,其輸出電壓是相位差的函數(shù),可用乘法電路來(lái)實(shí)現(xiàn)。環(huán)路濾波器是線性電路,慮除倍頻分量,讓差頻分量通過(guò)。壓控振蕩器(VCO)是其瞬時(shí)震蕩頻率 受控制電壓 控制的振蕩器,由()wt()cutVCO 的特性知,以 為中心,瞬時(shí)頻率口 與控制電壓 在較大的范圍內(nèi)呈線0w性關(guān)系,此范圍內(nèi),兩者的關(guān)系可以表示為:0()()vcwtKut??其中: 是 VCO 的控制極的控制電壓為 時(shí)的震蕩頻率,稱(chēng)為 VCO 的固有震蕩頻率,0w是特性曲線的斜率,它表示單位控制電壓可使 VCO 的角頻率的變化量,也稱(chēng)為vKVCO 的增益系數(shù)或靈敏度。在鎖相環(huán)路中,VCO 對(duì)鑒相器起作用的不是瞬時(shí)角頻率,而是瞬時(shí)相位,瞬時(shí)相位可得: 000()()t tvcwdtKudt????由式 可知,以 為參考相位的輸出瞬時(shí)相位為:0t 0()()tvct??也就是說(shuō),VCO 在鎖相環(huán)路中起了一次積分的作用,所以可用積分器來(lái)實(shí)現(xiàn)壓控振蕩器。鎖相環(huán)路工作原理簡(jiǎn)單,能合成高精度、高穩(wěn)定度的信號(hào)。控制電路的結(jié)構(gòu)圖如圖 所示,所選控制芯片的編程通過(guò) Aetlar 公司的 Plusn軟件來(lái)完成,在原理圖中只涉及到了管腳分配和三態(tài)總線電路,具體程序 VHDL 編寫(xiě),同原理圖中的符號(hào)相關(guān)聯(lián)(詳細(xì)程序設(shè)計(jì)見(jiàn)第四章)。FPGAA/D D/A I/Q調(diào)制器時(shí)鐘PLL圖 控制電路結(jié)構(gòu)圖第四章 數(shù)字發(fā)射機(jī)的硬件電路及 VHDL 的實(shí)現(xiàn) 硬件描述語(yǔ)言(HDL)硬件描述語(yǔ)言(Hardware Description Language,簡(jiǎn)稱(chēng) HDL)是相對(duì)于一般的計(jì)算機(jī)軟件語(yǔ)言如 C,Pascal 等而言的。HDL 是專(zhuān)門(mén)用于設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語(yǔ)言,設(shè)計(jì)者可以利用 HDL 程序來(lái)描述所希望的電路系統(tǒng),規(guī)定其結(jié)構(gòu)特征和電路的行為方式,然后利用綜合器和適配器將此程序變成能控制 FPGA/CPLD 內(nèi)部結(jié)構(gòu)、并實(shí)現(xiàn)相應(yīng)邏輯功能的門(mén)級(jí)或者更底層的結(jié)構(gòu)網(wǎng)表文件和下載文件。 VHDL 語(yǔ)言簡(jiǎn)介VHDL 是 7080 年代由美國(guó)國(guó)防部資助的 VHSIC(超高速集成電路 )項(xiàng)目開(kāi)發(fā)的產(chǎn)品,誕生 1987 年底,VHDL 被 IEEE(The Institute of Electrical and Electronics Engineers)確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言,自 IEEE 公布了 VHDL 的標(biāo)準(zhǔn)版本(IEEEstd10761987)之后,各 EDA 公司相繼推出了自己的 VHDL 設(shè)計(jì)環(huán)境,此后,VHDL 在電子設(shè)計(jì)領(lǐng)域受到了廣泛的接受,并逐步取代了原有的非標(biāo)準(zhǔn) HDL。1993 年 IEEE 對(duì) VHDL 進(jìn)行了修改,從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展 VHDL 的內(nèi)容,公布了新版本的 VHDL,即ANSI/IEEEstd10761993 版本, 1996 年 成為 VHDL 的綜合標(biāo)準(zhǔn)。VHDL 語(yǔ)言在硬件電路設(shè)計(jì)領(lǐng)域的作用將與 C 和 C++在軟件設(shè)計(jì)領(lǐng)域的作用一樣,在大規(guī)模數(shù)字系統(tǒng)的設(shè)計(jì)中,它將逐步取代如邏輯狀態(tài)和邏輯電路圖等級(jí)別較低的繁瑣的硬件描述方法,而成為主要的硬件描述工具。 VHDL 語(yǔ)言設(shè)計(jì)步驟1)設(shè)計(jì)要求的定義,在進(jìn)行編寫(xiě) VHDL 代碼之前,必須先對(duì)你的設(shè)計(jì)目的和要求有一個(gè)明確的認(rèn)識(shí),然后再選擇適當(dāng)?shù)脑O(shè)計(jì)方式和相應(yīng)的器件,進(jìn)行設(shè)計(jì)。2)用 VHDL 語(yǔ)言進(jìn)行設(shè)計(jì)描述:編寫(xiě) VHDL 語(yǔ)言的代碼與其他計(jì)算機(jī)程序語(yǔ)言又很大的不同,編寫(xiě)者必須清楚的認(rèn)識(shí)到是設(shè)計(jì)硬件,編寫(xiě)的 VHDL 代碼必須能夠綜合到采用可編程邏輯器件來(lái)實(shí)現(xiàn)的數(shù)字邏輯種。3)用 VHDL 仿真器對(duì) VHDL 原代碼進(jìn)行功能仿真 :采用 VHDL 仿真軟件進(jìn)行仿真可以在設(shè)計(jì)的早期階段檢測(cè)到錯(cuò)誤,從而進(jìn)行修改,可以節(jié)省時(shí)間,減少對(duì)設(shè)計(jì)日程計(jì)劃的影響。4)利用 VHDL 綜合優(yōu)化軟件對(duì) VHDL 原代碼進(jìn)行綜合優(yōu)化處理:選擇目標(biāo)器件、輸入約束條件后,VHDL 綜合優(yōu)化軟件工具將對(duì) VHDL 原代碼進(jìn)行處理,產(chǎn)生一個(gè)優(yōu)化了的網(wǎng)絡(luò)表。5)配置 :將優(yōu)化了的網(wǎng)絡(luò)表安放到前面選定的 CPLD/FPGA 目標(biāo)器件中,這一過(guò)程稱(chēng)為配置。在優(yōu)化了的網(wǎng)絡(luò)表配置目標(biāo)器件,從完成的版圖上可以得到連線長(zhǎng)短、寬窄的信息,把它們反注到原來(lái)的網(wǎng)絡(luò)表上,為再次時(shí)序仿真做準(zhǔn)備。6)配置后的時(shí)序仿真:時(shí)序仿真檢查諸如信號(hào)建立時(shí)間、時(shí)鐘到輸出、寄存器到寄存器的時(shí)延是否滿(mǎn)足要求,因?yàn)榧航?jīng)得到實(shí)際連線引起的時(shí)延數(shù)據(jù),所以仿真結(jié)果能比較精確的預(yù)測(cè)未來(lái)芯片的實(shí)際性能。如果時(shí)延仿真結(jié)果不能滿(mǎn)足設(shè)計(jì)的要求,就需要重新對(duì) VHDL 原代碼進(jìn)行綜合優(yōu)化,并重新裝配于新的器件中,其間不乏反復(fù)嘗試各種綜合優(yōu)化過(guò)程和配置過(guò)程,或選擇不同速度品質(zhì)的器件,同樣,也可以重新觀察和分析 VHDL 原代碼,以確認(rèn)描述是否正確有效的。只有這樣,取得的綜合優(yōu)化和配置結(jié)果才符合設(shè)計(jì)者的實(shí)際要求。7)器件編程 :在成功的完成了設(shè)計(jì)描述、綜合優(yōu)化、配置和配置后的時(shí)序仿真之后,則可以對(duì)器件編程和繼續(xù)進(jìn)行系統(tǒng)設(shè)計(jì)的其他工作。 利用 VHDL 語(yǔ)言開(kāi)發(fā)的優(yōu)點(diǎn)傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)步驟是:從狀態(tài)圖的簡(jiǎn)化,寫(xiě)出最簡(jiǎn)邏輯表達(dá)式,直到繪出電路原理圖。若電路系統(tǒng)龐大,就不容易在電路原理圖上了解電路的原理,而且繪圖也是非常煩瑣的工作。美國(guó)國(guó)防部在 1981 年提出 VHSICHardwareDescriptionLanguage,簡(jiǎn)稱(chēng)為 VHDL,其主要優(yōu)點(diǎn)是:1)設(shè)計(jì)功能強(qiáng)、方法靈活、支持廣泛:VHDL 語(yǔ)言支持自頂向下 (TopDown)的設(shè)計(jì)方法
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