【正文】 板上)，然后連接上輸入信號和示波器、頻譜儀等進(jìn)行驗(yàn)證、測試。2)輸入完成后進(jìn)行鏈接編譯，若編譯過程中發(fā)現(xiàn)錯誤，則檢查設(shè)計(jì)輸入是否有誤，發(fā)現(xiàn)錯誤并修改，直至沒有錯誤發(fā)生，編譯才可以順利通過。用戶首先對所做的項(xiàng)目進(jìn)行設(shè)計(jì)，明確設(shè)計(jì)目的、設(shè)計(jì)要求。Max+plusII 的設(shè)計(jì)輸入方法十分靈活，可根據(jù)設(shè)計(jì)內(nèi)容分別建立圖形編輯文件(Graphic Editorfile)、符號編輯文件(Symbol Editorfile)、文本編程文件(Text Editorfile)及波形編輯文件(Waveform Editorfile)，在編譯并仿真成功后還右生成用戶自己的符號(Symbol)并存于用戶符號庫內(nèi)以供上層設(shè)計(jì)引用。它具有運(yùn)行速度快、界面統(tǒng)一、功能集中、易學(xué)易用等特點(diǎn)。另外，VHDL 語言的語法規(guī)范，可讀性強(qiáng)。3)可進(jìn)行與工藝無關(guān)的編程:VHDL 語言設(shè)計(jì)系統(tǒng)硬件時，沒有嵌入描述與工藝相關(guān)的信息，不會因?yàn)楣に囎兓姑枋鲞^時，與工藝技術(shù)相關(guān)的參數(shù)可通過 VHDL 提供的類屬加以描述，工藝改變時，只需修改相應(yīng)程序中的類屬參數(shù)即可。此外 VHDL 語言可以自定義數(shù)據(jù)類型，給編程人員帶來了較大的自由和方便。若電路系統(tǒng)龐大，就不容易在電路原理圖上了解電路的原理，而且繪圖也是非常煩瑣的工作。7)器件編程 :在成功的完成了設(shè)計(jì)描述、綜合優(yōu)化、配置和配置后的時序仿真之后，則可以對器件編程和繼續(xù)進(jìn)行系統(tǒng)設(shè)計(jì)的其他工作。如果時延仿真結(jié)果不能滿足設(shè)計(jì)的要求，就需要重新對 VHDL 原代碼進(jìn)行綜合優(yōu)化，并重新裝配于新的器件中，其間不乏反復(fù)嘗試各種綜合優(yōu)化過程和配置過程，或選擇不同速度品質(zhì)的器件，同樣，也可以重新觀察和分析 VHDL 原代碼，以確認(rèn)描述是否正確有效的。在優(yōu)化了的網(wǎng)絡(luò)表配置目標(biāo)器件，從完成的版圖上可以得到連線長短、寬窄的信息，把它們反注到原來的網(wǎng)絡(luò)表上，為再次時序仿真做準(zhǔn)備。4)利用 VHDL 綜合優(yōu)化軟件對 VHDL 原代碼進(jìn)行綜合優(yōu)化處理：選擇目標(biāo)器件、輸入約束條件后，VHDL 綜合優(yōu)化軟件工具將對 VHDL 原代碼進(jìn)行處理，產(chǎn)生一個優(yōu)化了的網(wǎng)絡(luò)表。2)用 VHDL 語言進(jìn)行設(shè)計(jì)描述:編寫 VHDL 語言的代碼與其他計(jì)算機(jī)程序語言又很大的不同，編寫者必須清楚的認(rèn)識到是設(shè)計(jì)硬件，編寫的 VHDL 代碼必須能夠綜合到采用可編程邏輯器件來實(shí)現(xiàn)的數(shù)字邏輯種。VHDL 語言在硬件電路設(shè)計(jì)領(lǐng)域的作用將與 C 和 C++在軟件設(shè)計(jì)領(lǐng)域的作用一樣，在大規(guī)模數(shù)字系統(tǒng)的設(shè)計(jì)中，它將逐步取代如邏輯狀態(tài)和邏輯電路圖等級別較低的繁瑣的硬件描述方法，而成為主要的硬件描述工具。 VHDL 語言簡介VHDL 是 7080 年代由美國國防部資助的 VHSIC(超高速集成電路 )項(xiàng)目開發(fā)的產(chǎn)品，誕生 1987 年底，VHDL 被 IEEE(The Institute of Electrical and Electronics Engineers)確認(rèn)為標(biāo)準(zhǔn)硬件描述語言，自 IEEE 公布了 VHDL 的標(biāo)準(zhǔn)版本(IEEEstd10761987)之后，各 EDA 公司相繼推出了自己的 VHDL 設(shè)計(jì)環(huán)境，此后，VHDL 在電子設(shè)計(jì)領(lǐng)域受到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn) HDL。FPGAA/D D/A I/Q調(diào)制器時鐘PLL圖 控制電路結(jié)構(gòu)圖第四章 數(shù)字發(fā)射機(jī)的硬件電路及 VHDL 的實(shí)現(xiàn) 硬件描述語言(HDL)硬件描述語言(Hardware Description Language，簡稱 HDL)是相對于一般的計(jì)算機(jī)軟件語言如 C,Pascal 等而言的。鎖相環(huán)路工作原理簡單，能合成高精度、高穩(wěn)定度的信號。壓控振蕩器(VCO)是其瞬時震蕩頻率 受控制電壓 控制的振蕩器，由()wt()cutVCO 的特性知，以 為中心，瞬時頻率口 與控制電壓 在較大的范圍內(nèi)呈線0w性關(guān)系，此范圍內(nèi)，兩者的關(guān)系可以表示為：0()()vcwtKut??其中： 是 VCO 的控制極的控制電壓為 時的震蕩頻率，稱為 VCO 的固有震蕩頻率,0w是特性曲線的斜率，它表示單位控制電壓可使 VCO 的角頻率的變化量，也稱為vKVCO 的增益系數(shù)或靈敏度。鑒相器是相位比較裝置，用來比較輸入信號和參考信號之間的相位，其輸出電壓是相位差的函數(shù)，可用乘法電路來實(shí)現(xiàn)。此次設(shè)計(jì)中，根據(jù)遙測的需要，發(fā)射機(jī)輸出頻率為rf2200MHz~~2300MHZ(中心頻率可調(diào) )，載波中心頻率為 ，DDS 合成這樣的高頻信號有一定的困難，所以設(shè)計(jì)中載波不采用 DDS 來合成。石英晶體振蕩器的的頻率穩(wěn)定度和準(zhǔn)確度高，但改變頻率不方便，只適宜于固定頻率。直接合成法的電路和設(shè)備較復(fù)雜和笨重，缺乏靈活性。標(biāo)準(zhǔn)晶體f1f2濾波發(fā)生器f3fn2fn1fn混頻器 濾波器fout圖 直接合成法原理圖用帶通濾波器將所需諧波取出，將其他的諧波分量慮除。自石英晶體振蕩器問世以來，頻率合成技術(shù)也日新月異，目前頻率合成有以下三種方法:直接合成法(對單個晶振進(jìn)行加、減、乘、除等方法，合成所需的頻率)、鎖相環(huán)路合成法(PLL)、直接數(shù)字頻率合成法 (DDS)。所以后來發(fā)展了使用單塊晶振，通過倍頻、分頻、混頻等方式合成所需的頻率。早期的合成是由一組晶體組成的晶控振蕩器，晶體用人工來接入和斷開來改變合成的頻率，它的頻率準(zhǔn)確度和穩(wěn)定度由晶體本身的準(zhǔn)確度和穩(wěn)定度來決定，很少與電路有關(guān)。DDS 合成兩路正交的信號，同相分量(I 路信號和正交分量(Q 路信號)經(jīng)環(huán)路濾波器慮除雜波干擾后與鎖相環(huán)路 PLL 輸出兩路正交的載波信號進(jìn)行混頻，混頻后把低頻的基帶信號調(diào)制到高頻的載波信號上，經(jīng)放大器放大后輻射到空間。在 DDS 的 ROM 存儲器存放不同的波形數(shù)據(jù)，就可以實(shí)現(xiàn)各種波形輸出，如三角波、鋸齒波和矩形波甚至是任意的波形。 DDS 基本原理及特點(diǎn)采樣是對連續(xù)信號進(jìn)行抽取后得到一組離散的數(shù)據(jù)，而 DDS 恰好是采樣的相反過程，利用有限的離散數(shù)據(jù)，通過查表法得到信號的幅值，通過數(shù)模轉(zhuǎn)換器 D/A 后生成連續(xù)波。限于當(dāng)時的技術(shù)和器件性能，未受到重視。直接數(shù)字合成(DieretDigitalFerqueneysynihesis 簡稱 DDS 或 DDFS)是近年來迅速發(fā)展起來的一種新的頻率合成方法。鎖相環(huán) PLL(PhaesLockLooP)是相位跟蹤系統(tǒng)，利用反饋通過鎖相環(huán)路生成所需的頻率。 直接數(shù)字頻率合成器 DDS 的原理頻率合成主要有三種:直接模擬合成法、鎖相環(huán)合成法和直接數(shù)字合成法。數(shù)字濾波器是一個線性移不變離散時間系統(tǒng)，它把輸入序列通過一定的運(yùn)算變換，對輸入信號進(jìn)行…定的處理后得到輸出序列。整個系統(tǒng)的實(shí)現(xiàn)框圖如下:fclkPLLA/D FIR 加法器D/AD/ALPFLPF+功率放大器移相 90coswt正弦ROM 表余弦ROM 表DDSSSB圖 數(shù)字調(diào)制發(fā)射機(jī)實(shí)現(xiàn)框圖DDS 用來產(chǎn)生高分辨率、頻偏可調(diào)的頻率時變信號，也就是產(chǎn)生低頻信號并實(shí)現(xiàn)基帶信號的調(diào)頻：DDS 部分包括累加器、正余弦查找表、模數(shù)轉(zhuǎn)換器 D/A；鎖相環(huán)路PLL 是一個相位跟蹤系統(tǒng)，用來合成高精度、高穩(wěn)定度的中心頻率可調(diào)的高頻載波信號；單邊帶調(diào)制器 SSB 可以進(jìn)行 I、Q 兩路正交信號的正交調(diào)制，實(shí)現(xiàn)了低頻的基帶信號向高頻載波的搬移，搬移后攜帶著信息的高頻載波向空間輻射，進(jìn)行無線通信。根cw()kcft cw據(jù)瞬時相位 與瞬時角頻率 的關(guān)系：()t? ()()tdt????? （）()wtt可以得到調(diào)頻波的瞬時相位： 0 0()[()]()t tckckftdfdt??????（）將()式帶入 ()式，得： ()0()cos[()]tkcatAwfdt???這就是由 調(diào)制載波后的調(diào)制波的表達(dá)式，從式 可以看到，調(diào)頻波的瞬時頻率等()ft于載波頻率加上一個正比于調(diào)制信號的時變頻率。 數(shù)字調(diào)頻發(fā)射機(jī)設(shè)計(jì)數(shù)字調(diào)制發(fā)射機(jī)原理簡介調(diào)頻是用已調(diào)信號的頻率變化承載信息。模擬調(diào)制的技術(shù)已經(jīng)很成熟，但是受變?nèi)荻O管特性的限制，模擬調(diào)制發(fā)射機(jī)的調(diào)制碼速率較低、調(diào)制頻偏較小、發(fā)射機(jī)功能單一、調(diào)制方式不可重組、單個系統(tǒng)調(diào)制頻率不可改變，無法滿足頻率多變的需求。晶體振蕩調(diào)頻源有很高的頻率穩(wěn)定度，但是其高頻電路復(fù)雜，要使用特制的調(diào)頻晶體，而且受晶體調(diào)制特性限制，頻偏和頻響達(dá)不到要求。低通 高通晶體振蕩器監(jiān)相監(jiān)頻器環(huán)路濾波器相加器 壓控振蕩器調(diào)制輸入除 N分頻器fo圖 兩點(diǎn)調(diào)頻鎖相發(fā)射機(jī)原理圖兩點(diǎn)鎖相環(huán)路可以實(shí)現(xiàn)從直流開始的寬帶調(diào)制，但要保證兩個調(diào)制器頻率重疊部分的線形度一致是件很煩瑣的工作，另外由于增加了兩個較低頻率的濾波器，很難滿足體積的要求。單點(diǎn)鎖相發(fā)射機(jī)電路簡單，具有平坦的寬帶特性，但低端受環(huán)路帶寬的影響。單點(diǎn)調(diào)頻鎖相發(fā)射機(jī)的原理圖如圖 ，調(diào)制信號首先經(jīng)過調(diào)制前電路，然后與環(huán)路中的誤差電壓相加，共同控制壓控振蕩器。鎖相式發(fā)射機(jī)：根據(jù)調(diào)制信號對鎖相環(huán)的調(diào)制方式的不同，鎖相式發(fā)射機(jī)可分為單點(diǎn)調(diào)頻鎖相發(fā)射機(jī)和兩點(diǎn)調(diào)頻鎖相發(fā)射機(jī)。模擬調(diào)制原理是利用調(diào)制信號的變化來控制變?nèi)荻O管的節(jié)電容容值的變化，從而改變壓控振蕩器的震蕩頻率來實(shí)現(xiàn)調(diào)頻。而且隨著微波集成電路和超大規(guī)模數(shù)字門列陣的發(fā)展，數(shù)字調(diào)制發(fā)射機(jī)比先前的產(chǎn)品性能又可以得到大幅度提高，而且體積更小，成本更低，具有較廣闊的應(yīng)用前景。軟件無線電采用標(biāo)準(zhǔn)的、高性能的開放式總線結(jié)構(gòu)以利于硬件模塊的不斷升級擴(kuò)展。功能的軟件化勢必要求減少功能單一、靈活性差的硬件電路，尤其是減少模擬環(huán)節(jié)，把數(shù)字化處理(A/D 和 D/A 變換)盡量靠近天線。鑒于以上的優(yōu)點(diǎn)，結(jié)合遙測系統(tǒng)的需要，本論文討論了基于 FPGA 技術(shù)的數(shù)字調(diào)頻發(fā)射機(jī)。模擬調(diào)制的技術(shù)己經(jīng)很成熟，但是調(diào)制碼速率、調(diào)制頻偏受變?nèi)荻O管特性的限制，同時模擬調(diào)制發(fā)射機(jī)的功能單一、調(diào)制不可重組、單個系統(tǒng)調(diào)制頻率不可改變，無法滿足頻率多變的需求。 模擬調(diào)制發(fā)射機(jī)模擬調(diào)制式的工作原理是利用調(diào)制信號的變化來控制變?nèi)荻O管的結(jié)電容容值的變化，從而改變壓控振蕩器的震蕩頻率來實(shí)現(xiàn)調(diào)頻。由于 FPGA 有集成度高、編程仿真方便、速度快等優(yōu)點(diǎn)，使得 FPGA 在信號處理、通信以及電力系統(tǒng)中得到了廣泛地應(yīng)用。每一個IOB 控制一個引腳，可被配置為輸入、輸出活雙向 UO 功能。IO 提供了器件引腳和內(nèi)部邏輯陣列之間的連接，通常排列在芯片的四周。CLB 是 FPGA 的主要組成部分是實(shí)現(xiàn)邏輯功能的基本單元。隨著集成技術(shù)的飛速發(fā)展，F(xiàn)PGA 的規(guī)模越來越大，功能越來越好，已用來設(shè)計(jì)實(shí)現(xiàn)由許多中小規(guī)模邏輯器件組成的系統(tǒng)，并有較好的軟件平臺支持。雖然具有一次性可編程(OTP)FPGA，但是主要是基SRAM 的，其可隨著設(shè)計(jì)演化進(jìn)行重編程,FPGA 是一種可由用戶自行定義和配置的高容量的專用集成電路，由許多較小的邏輯單元組成內(nèi)部陣列。 FPGA 簡介現(xiàn)場可編程門陣列(FPGA)是基于通過可編程互聯(lián)連接的可配置邏輯塊(CLB)矩陣的可編程半導(dǎo)體器件。數(shù)字化發(fā)射機(jī)具有工作穩(wěn)定可靠，功能齊全、參數(shù)可編程，體積小的特點(diǎn)；隨著微波集成電路和超大規(guī)模數(shù)字門陣列的發(fā)展，數(shù)字調(diào)制發(fā)射機(jī)比先前的產(chǎn)品的性能又可以得到大幅度提高而且體積更小、成本更低，具有較廣闊的應(yīng)用前景。電路數(shù)字化是信息領(lǐng)域，特別是通信技術(shù)領(lǐng)域發(fā)展的趨勢。無線通信領(lǐng)域中，模擬調(diào)制的技術(shù)己經(jīng)很成熟，但是調(diào)制碼速率、頻帶利用率不高、調(diào)制頻偏受變?nèi)荻O管特性的限制，同時模擬調(diào)制發(fā)射機(jī)的功能單一、調(diào)制不可重組、單個系統(tǒng)調(diào)制頻率不可改變，無法滿足頻率多變的需求。 The third chapter discusses the position of the transmitter of the various parts of the design principles. Chapter IV focuses on the various parts of the hardware circuit, VHDL implementation section and the design of the test results. Chapter V is the article summary. Key words: telemetry transmitters, digital modulation, software radio, FPGA, DDS第一章 緒論 引言隨著通信事業(yè)的不斷發(fā)展，軟件無線電技術(shù)和數(shù)字技術(shù)也得到了飛速的發(fā)展，在軍事通信和民用通信中都具有很重要的意義。關(guān)鍵詞：遙測發(fā)射機(jī)，數(shù)字調(diào)制，軟件無線電，F(xiàn)PGA，DDSAbstract Telemetry is the object of a certain distance away from the parameters measured and the measured results to the location of a measurement system receiver. To telemetry launch system, the traditional analog modulation has been very mature, analog modulation signal transmitter is used to control the change of the junction capacitance