【正文】 endprocess。endif。adset=39。elseaddrout=11I11111I1Iaddrin+39。adset=39。039。elsifaddrin=10100000000andaddrin1I000000000thenaddrout=I1000000000addrin。adset=39。1’。elsifaddrin=01100000000andaddrin10000000000thenaddrout=10000000000addrin。adset=39。0。elsifaddrin=00100000000andaddrin01000000000thenaddrout=addrin。adset=39。eventandclk=39。DDS 的正弦ROM 查找表里只需存儲正弦信號第一段地址 內的 256 個采樣值，其余段可根據0~2?與第一段地址和幅值的關系，進行地址譯碼和輸出校正就可以間接查出 周期內~42?的正弦信號的采樣值，這樣整個 ROM 的尋址范圍可以擴大到 ，也就8108??是相當于累加器的相位舍位減少了 3bit，由原來的 8 位尋址變?yōu)?11 位尋址。根據分析知，段②~段⑧內正弦信號的幅值與段①內正弦信號幅值有密切的關系(為說明方便，8 段的地址編號分別為addr① ,addr② ......addr.。上述每種方法都有其一定的局限性，比如，減少相位舍位、增加數據位數會占用更多的資源:采用高分辨率的 DAC 器件，會增加成本，加入擾碼，系統(tǒng)會變得很復雜，我們在使用 FPGA 設計 DDS 時，利用存儲波形的奇偶對稱特性，用 VHDL 語言結合Max_plusII 軟件設計出地址譯碼模塊和輸出校正模塊，采用 8：1 比例壓縮 ROM 中存儲的波形的數據，具體思路如下:DDS 相位累加的結果可正可負，也就是正弦、余弦ROM 的尋址地址有正有負，ROM 中存儲的是 二兩個周期的正弦(以正弦2~0??采樣為例) 采樣值 (見圖 中以 sint，為 Y 軸的坐標)：圖 ROM 壓縮原理圖正弦函數是以 2 二為周期的，為了便于地址編碼，將縱軸平移至以 Sin(t)為幅度值的坐標處，將橫軸平移至以 t 為時間軸的坐標，也就是我們需要存儲的數據是 兩0~4?個周期的正弦采樣值，同時將時間軸向下正弦圖形的最低點處，便于正弦信號幅值采樣編碼后存儲在 ROM 中，也就是 ROM 中存儲的數值是從最小值處 00~最大值 FF 處，設計中，地址尋址和幅度值均設為 8 位的，壓縮前 兩個周期內只能采樣 =2560~4?82個點，量化誤差較大。由以上分析可知，DDS 由于其本身獨特的工作方式導致了大量無法避免的雜散分量，這些雜散分布在 DDS 的各個部分，見圖 ,圖 DDS 雜散產生及分布圖注： ：相位舍位誤差， ：幅值量化誤差， ：D/A 轉換誤差。幅度量化誤差：一個模擬信號的采樣幅值理論上只能用一個無限字長的二進制代碼才可以表示，由于 ROM 的存儲能力有限，實際是用有限的 S 位代碼近似信號幅值，這就產生了幅度量化誤差：器件誤差:DAC 和 LPF 器件有限的分辨率、非線性特性、轉換時出現的毛刺。 正余弦地址譯碼模塊、正余弦 ROM 模塊、數據校正模塊由于 DDS 采用全數字結構，不可避免地引入了雜散。endprocess。lout(15 downto 0)=cin(15 downto 0)。event and clk=39。累加生成24 位的帶符號數。LPMADDSUB 單元有兩路輸入，一路是采樣并經過數字濾波后的數據，另一路是累加器輸出數據經過移位寄存器緩沖后再送入 LPMeeADD_SUB 單元中，這樣就實現了對采樣值的累加。如果想更進一步的提高濾波效果，一方面可以增加濾波器的階數，另一方面可以增加濾波器系數的位數，以減少舍入誤差。移位寄存模塊 LPM_SHIFTREG 實現移位緩存，將輸入寄存后輸出到下一級的輸入端。7(1)20zzFf KMHK???????求出頻偏系數 K=，為了用移位實現乘法，取頻偏系數 K= =8，該頻偏系數可32與濾波器的系數合并，即濾波器系數乘以頻偏系數 K 后得到合二為一的系數如下：h047=01011100B=92hl=h6=01100001B=97h2=h5=01100100B=13h3=h4=01100110B=13設計中共使用了 4 塊 LPM_MULT 乘法單元、7 塊 LPMADD_SUB 加法單元和 7塊 LPM_SHIFTREG 移位寄存單元。=h439。=h539。=h639。=h739。用 MATLAB 軟件計算 FIR 濾波器的系數的方法如下：打開 MATLAB 軟件后，進入到 DSP 模塊中的濾波器設計菜單中，選取數字濾波器設計，通過選擇菜單條上的“FIR”按鈕可以進入到 FIR 濾波器設計窗口，選擇中選用 Kaiser 窗，窗函數的時域和頻域波形如圖：圖 窗函數的時域和頻域波形圖 窗函數的時域和頻域波形圖 Matalb 設計濾波器設計方法當選擇了其中任何一個濾波器后，都會出現一個相應的設計窗口，輸入濾波器的通帶寬度、過渡頻帶以及截止頻率、濾波器階數等參數后，Matlba 會自動計算出濾波器系數，計算結束后濾波器的響應曲線就會顯示在屏幕上。根據需要計算出 FIR 濾波器的系數之后，利用乘法器、加法器和移位寄存器就可以實現濾波。使用 DSP 器件實現雖然簡單，但由于程序順序執(zhí)行，執(zhí)行速度必然不快。 FIR 濾波器模塊目前 FIR 濾波器的實現方法有三種：利用單片通用數字濾波器集成電路、DSP 器件和可編程邏輯器件實現。end process。end if。else bout(7)=not ain(7)。1’thenbout(7)=not ain(7)。eventandclk=39。即得到相應的二進制補碼。 求補模塊此次設計中模數轉換器使用的是 AD 公司 AD9283，~ 的模擬信號，輸出的是二進制偏移碼，與計算機處理的二進制補碼形式不一樣，需將二進制偏移碼轉換成二進制補碼，兩種碼制之間的關系如表 ：圖 改進后 DDS 的組成框圖A/D 輸入 二進制偏移碼 計算機補碼 1111 1111 0111 1111 1111 1110 0111 1100…… …… …… 1000 0011 0000 0011 1000 0010 0000 0010 1000 0001 0000 0001…… …… …… 01111 1111 1000 0000 01111 1110 1111 1111 01111 1101 1111 1110……. ……. …… 0000 0010 1000 0011 0000 0001 1000 0010 0000 0000 1000 0001表 偏移碼與補碼之間的關系由表 分析可知，AD 輸入幅值是正數時，輸出的二進制偏移碼和二進制補碼之間的關系是:把偏移碼的最高位取反，其余位保持不變，即得到相應的二進制補碼 。圖中除了 A/D,D/A 轉換器由硬件電路實現以外，其余的功能模塊都是在 Altera 公司的一片可編程器件 FPGA 里實現。圖 邏輯單元(LE)內部結構圖 基本組成框圖實際 DDS 電路中，由于計算機的處理帶寬有限，所以采一個 FIR 濾波器慮除高頻分量，由于 DDS 完全工作在數字域，其特有的工作方式，導致合成信號的頻譜存在很大的雜散，所以設計中，根據存儲波形對稱的特點，用 VHDL 語言地址譯碼模塊和數據校正模塊，改進了正弦和余弦 ROM 查表，有效降低了合成頻率的雜散?？删幊虄炔炕ミB包括各種長度的連線線段和一些可編程連接開關，它們將各個可編程邏輯塊或 Il0 塊連接起來，構成特定功能的電路。FPGA 通常包含三類可編程資源: 可編程邏輯功能塊(LAB)、可編程 1l0 塊和可編程互連線。其產品有多個系列，按照推出的時間先后順序依次為 Classic 系列、MAX(Multiple Array Matrix)系列、FLEXFlexible Logic Element Matrix)系列、APEX(Advanced Logic Element Matrix)系列、ACEX 系列、Stratix 系列以及 Cyclone 等。DDS 技術的實現依賴于高速、高性能的數字器件，可編程邏輯器件以其速度高、規(guī)模大、可編程，有強大 EDA 軟件支持等特性，十分適合實現 DDS 技術。就合成信號質量而言，專用DDS 芯片由于采用特定的集成工藝，內部數字信號抖動小，可以輸出高質量的模擬信號，設計中我們使用濾波器、利用信號的對稱性擴大 ROM 的存儲容量等方法。2)自行設計的基于 FPGA 芯片的解決方案專用 DDS 芯片的功能和種類比較多，但每種芯片的控制方式固定、價格也比較昂貴。AD9850 是 AD 公司采用先進的 DDS 技術，于 1996 年推出的高集成度 DDS 頻率合成器，它內部包括可編程 DDS 系統(tǒng)、高性能 DAC 及高速比較器，能實現全數字編程控制的頻率合成器和時鐘發(fā)生器。Qualm公司推出了 DDS 系列 Q22Q22Q233Q2240 、Q2368?；鶐д{頻信號再送入單邊帶調制器 SSB 進行幅度調制，也就是實現信號頻率的無失真搬移，將低頻的基帶信號搬移到較高的載波信號上，經過功率放大器后由天線向空間輻射，這樣就完成了信號的調制和發(fā)射。編譯、仿真成功后生成一個分頻模塊(Symbol)，采用一個晶振實現多個工作時鐘的方法具有原理簡單、實現容易、成本低、有效降低 PCB 板面積的特點,當然這方法只是適合于電路比較簡單，同時各個器件布局比較靠近的情況下，如果 PCB 板子較大，各個器件的布局相距較遠，就不可采用這種方法，因為由于線路延遲導致時鐘的誤差較大，分頻后的信號不能達到預期的要求。；end case；end if；end process；其中:clk:in std_logic時鐘信號輸入端口。；when others= clk_out =39。；when”1001”= clk_out 39。；when”1000= clk_out =39。；when0111”= clk_out =39。；when0110= clk_out =39。；when0101”= clk_out =39。；when0100= clk_out =39。；when0011”= clk_out t=39。；when0010= clk_out =39。case cout iswhen0001”=clk_out=39。else cout=0000。139。 時鐘分頻程序本文中采用了 VHDL 語言編程實現了十分頻和八分頻，80MHz 的晶振經過分頻后產生 8MHz 和 IOMHz 的時鐘，分別作為鎖相環(huán)電路、AD 轉換器、DA 轉換器的工作時鐘，具體的分頻程序結構體部分如下(以十分頻為例)：process(clk)beginif(clk39。由于器件的差異和設計的需要，每個器件都有其特定的工作時鐘，為了節(jié)省成本及降低 PCB 板的面積，整塊電路板上我們使用一個晶振，然后利用現場可編程器件 FPGA 進行分頻后，給其他的器件各自所需的工作時鐘。每層設計結束后都可及時對其進行仿真，仿真成功后就可以生成符號(Symbol)，便于下一步的設計。本次設計也采用自頂向下的設計方法，分為三個層次，頂層為復用級，它由若干個次層模塊構成，每個次層模塊均可完成一個較為獨立的功能，次模塊在調試成功后可生成為一個默認符號(Symbol)，以供上一層模塊調用。這些模塊對應于不同的器件(用戶自己定義的)，每個器件可完成一個獨立的功能。它首先從系統(tǒng)設計入手，在頂層進行功能劃分和結構設計，采用硬件描述語言對高層次的系統(tǒng)進行描述，并在系統(tǒng)級采用仿真手段驗證設計前就可以用軟件仿真手段驗證系統(tǒng)方案的可行性，因此自頂向下的設計方法有利于在早期發(fā)現結構設計中的錯誤，避免不必的重復設計，提高設計的一次性成功率。4)芯片選擇更加靈活:設計者可在采用各種結構芯片來完成同一功能的描述，從而在設計規(guī)模、速度、芯片價格及系統(tǒng)性能等方面進行平衡，選擇最佳結果。2)設計的再利用得到保證:電子產品正向模塊化發(fā)展，所謂模塊化就是對以往設計成果進行修改，組合和再利用，產生全新的或派生設計，而自頂向下設計方法的功能描述可與芯片結構無關，可以以一種 IP 的方式進行存檔，以便將來重新利用。自頂向下設計方法的優(yōu)越性是顯而易見的。 自頂向下(UptoDown) 設計方法所謂自頂向下(UptoDown)設計方法、簡單地說，就是采用可完全獨立于芯片廠商及其產品結構的描述語言，在功能級對設計產品進行定義，并結合功能仿真技術，以確保設計的正確性，在功能定義完成后，利用邏輯綜合技術，把功能描述轉換成某一具體結構芯片的網表文件，輸出給廠商的布局布線器進行布局布線。MAX+PLUSII 借助 EDIF 網表文件，SRAM 目標文件(.sof)、LPM、VerilogHD 和 VHDL 能與CandenceMentor Graphics OrCADSynplicity 和 Viewlogic 等公司提供的其他多種 EDA 工具兼容，MAX+PLUSII 編譯器可以在 PC 機及各種工作站平臺上運行，這使 MAX 十PLUSH 成為工業(yè)界中唯一與平臺和結構無關的可編程邏輯設計環(huán)境。4)直至仿真結果達到設計的要求后，就可以進行程序燒錄，把設計程序下載到目的芯片中( 該芯片是己根據硬件電路設計后裝焊到 PCB