可編程邏輯器件原理及應(yīng)用實驗實驗指導(dǎo)書-資料下載頁
2025-07-20 13:02本頁面
【正文】 考反標注原理圖和實驗箱上的標記）五、實驗原理（供參考）1．①原理圖 如圖 圖：2．原理圖： 圖 3．原理圖： 六、實驗報告要求，并寫出程序設(shè)計代碼。實驗報告內(nèi)容：實驗成績項目及比例實驗操作（30%）報告書寫（70%）得分成績合計教師簽字：批改日期：實驗七 計數(shù)器實驗類型： 驗證性 實驗課時： 2 指導(dǎo)教師： 李海成 時 間：201 年 月 日 課 次：第 節(jié) 教學(xué)周次：第 周 實驗分室： 實驗臺號： 實 驗 員： 一、 實驗?zāi)康?設(shè)計一個帶使能輸入及同步清0的增1計數(shù)器，仿真波形圖見圖201,； 設(shè)計一個帶使能輸入及同步清0的增1/減1的8位計數(shù)器，仿真波形圖見圖202A和202B,。二、 實驗內(nèi)容圖201 計數(shù)器2波形圖 圖202A 加減控制計數(shù)器波形圖在用VHDL語言描述一個計數(shù)器時，則在描述計數(shù)器時就可以使用其中的函數(shù)“+”（遞增計數(shù)）和“”（遞減計數(shù)）。假定設(shè)計對象是增1計數(shù)器并且計數(shù)器被說明為向量，則當所有位均為‘1’時，計數(shù)器的下一狀態(tài)將自動變成‘0’。舉例來說，假定計數(shù)器的值到達“111”是將停止，則在增1之前必須測試計數(shù)器的值。 圖202B 加減控制計數(shù)器波形圖如果計數(shù)器被說明為整數(shù)類型，則必須有上限值測試。否則，在計數(shù)順值等于7，并且要執(zhí)行增1操作時，模擬器將指出此時有錯誤發(fā)生。下面的例子是一個3位增1/減1計數(shù)器：當輸入信號UP等于1 時計數(shù)器增1；當輸入信號UP等于0時計數(shù)器減1。Library ieee。Use 。Use 。Entity up_down is Port(clk,rst,en,up: in std_logic。 Sum: out std_logic_vector(2 downto 0)。 Cout: out std_logic)。End。Architecture a of up_down isSignal count: std_logic_vector(2 downto 0)。Begin Process(clk,rst) Begin If rst=’0’ then Count=(others=’0’)。 Elsif rising_edge(clk) then If en=’1’ then Case up is When ‘1’ = count=count+1。 When others =count=count1。 End case。 End if。 End if。 End process。 Sum=count。 Cout =’1’ when en=’1’ and ((up=’1’ and count=7) or (up=’0’ and count=0)) else ‘0’。End。參考以上實例完成實驗?zāi)康闹兴蟮?個計數(shù)器的設(shè)計。三、 實驗連線實驗1輸入信號有clk（時鐘信號）、clr（復(fù)位信號）、en（使能控制輸入信號），clk用CPLD/FPGA適配器板子上的時鐘信號，接數(shù)字信號源的CLK5，頻率調(diào)節(jié)到1Hz左右，clr、en接撥碼開關(guān)，工作時clr為低電平，en為高電平；輸出信號有Q0~Q3，接LED燈。 實驗2輸入信號有clk（時鐘信號）、rst（復(fù)位信號）、en（使能控制輸入信號）、up（加減控制輸入信號），clk用CPLD/FPGA適配器板子上的時鐘信號，接數(shù)字信號源的CLK5，頻率調(diào)節(jié)到1Hz左右，rst、en、up接撥碼開關(guān)，工作時rst和en為高電平，up為高電平時增計數(shù)，為低電平時減計數(shù)；輸出信號有SUM0~SUM2（代表輸出數(shù)據(jù)）和COUT（代表進位或借位），都接LED燈。 在做實驗時，請注意仿真波形圖中各個輸入信號的有效電平。四、 實驗報告1. 設(shè)計問題及解決方法實驗成績項目及比例實驗操作（30%）報告書寫（70%）得分成績合計教師簽字：批改日期：實驗八 觸發(fā)器功能的模擬實現(xiàn)實驗類型： 設(shè)計性 實驗課時： 2 指導(dǎo)教師： 李海成 時 間：201 年 月 日 課 次：第 節(jié) 教學(xué)周次：第 周 實驗分室： 實驗臺號： 實 驗 員： 一、實驗?zāi)康模?． 掌握觸發(fā)器功能的測試方法。2． 掌握基本RS觸發(fā)器的組成及工作原理。3． 掌握集成JK觸發(fā)器和D觸發(fā)器的邏輯功能及觸發(fā)方式。4． 掌握幾種主要觸發(fā)器之間相互轉(zhuǎn)換的方法。通過實驗，體會EPLD芯片的高集成度和多I/O口。 。二、實驗說明將基本RS觸發(fā)器，同步RS觸發(fā)器，集成JK觸發(fā)器，D觸發(fā)器同時集成一個EPLD芯片中模擬其功能，并研究其相互轉(zhuǎn)化的方法。實驗的具體實現(xiàn)要連線測試。實驗原理如圖331 ： 圖331電路中各個觸發(fā)器的仿真波形圖如下： 圖332 RS觸發(fā)器仿真波形圖 圖333 RS鎖存器仿真波形圖 圖334 JK觸發(fā)器仿真波形圖 圖335 D觸發(fā)器仿真波形圖三、實驗連線：輸入信號Sd、Rd對應(yīng)的管腳接按鍵開關(guān),CLK接時鐘源（頻率在1Hz左右）；輸入信號J，K，D，R，S對應(yīng)的管腳分別接撥碼開關(guān)；輸出信號QRS，NQRS，QRSC，NQRSC，QJK，NQJK，QD，NQD對應(yīng)管腳分別接LED燈。另外準備幾根連線，在改變?yōu)門‘觸發(fā)’器時，短接相應(yīng)管腳，或連接“0”“1”電平。四、實驗報告：填下述表格表一，表二，表三，表四。表一： RS 寄存器Rd SdQ頁碼: 45NQ說明0 11 01 10 0表二： RS 鎖存器RSCLKRdSdQnQn+1Qn1說明XXX10XXX01XXX00XX01100111011111011111111表三： JK 觸發(fā)器JKCLKRdSdQnQn+1NQn+1XXX01XXX10XXX00XX011XX11100※1101※1110226。1111226。11表四： D 觸發(fā)器INPUTSOUTPUTSDCLKRdSdQNQXXXXX01XXX01225。225。01011111001111。五、 實驗報告分別將JK觸發(fā)器和D觸發(fā)器接成T觸發(fā)器，模擬其工作狀態(tài)，并畫出其波形實驗成績項目及比例實驗操作（30%）報告書寫（70%）得分成績合計教師簽字：批改日期：47 / 48
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