實驗一1位全加器電路設計-資料下載頁
2025-06-29 22:31本頁面
【正文】 tion】或用快捷按鈕進行波形仿真。仿真成功后，生成全加器的仿真波形如圖131所示圖131 全加器的仿真波形引腳鎖定選擇【Assignments】【Assignment Editor】在彈出的分配管腳對話窗口中的Category欄中Pin，在To欄中雙擊選擇端口名稱，在Location欄中輸入相應的管腳，如圖132所示。設置完成后保存，然后關閉該對話框。圖132 分配管腳對話窗口選擇【Assignments】【Device】，在出現(xiàn)的Device對話框中點擊Deviceamp。Pin Options，出現(xiàn)Deviceamp。Pin Options對話框，選擇Unused Pins標簽將未使用管腳設置為高阻輸入，如圖133所示。圖133 未使用管腳設置編程下載，重新進行全程編譯，直至編譯成功。用下載電纜將計算機與FPGA主板上JATG口連接，選擇【Tools】【Programmer】，選中Program/Confiure，如圖134所示。單擊Start按鈕開始進行下載配置，直至配置成功。觀察實驗結果實驗任務二、全加器VHDL語言的輸入方法。 新建工程項目 （同上） 新建半加器文本文件，并進行全程編譯從【File】【New.】打開新建文件對話框如圖135所示。選擇Vhdl file按 OK 按鈕建立文本設計文件。輸入VHDL文本文件如圖137示，，并進行編譯。方法同上。 新建VHDL文本文件，并進行全程編譯。方法同上。 建立全加器仿真文件，方法同上。 引腳鎖定與編程下載，方法同上。 觀察實驗結果實驗任務三、四位全加器的原理圖輸入編譯仿真與編程下載22
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