【導(dǎo)讀】理版圖，也就是制造工藝所需的掩膜版的版圖。自底向上設(shè)計(jì)是集成電路和PCB. 設(shè)計(jì)從邏輯級(jí)開(kāi)始，采用邏輯單元和少數(shù)行。對(duì)于集成度在一萬(wàn)門(mén)以?xún)?nèi)的IC設(shè)計(jì)是行之有。設(shè)計(jì)效率低、周期長(zhǎng)，一次設(shè)計(jì)成功率低。系統(tǒng)設(shè)計(jì)時(shí)存在的問(wèn)題只有在后期才能較容。設(shè)計(jì)的主體是電路原理圖，不便于管理和移。該流程在EDA工具支持下逐步。從確定電路系統(tǒng)的性能指標(biāo)開(kāi)始，自系統(tǒng)。和門(mén)級(jí)描述三個(gè)層次。并不真正考慮其實(shí)際的操作。第一種是由自動(dòng)布局布線工具，如。網(wǎng)表轉(zhuǎn)換成FPGA映射文件，Top-Down設(shè)計(jì)與Bottom-Up設(shè)計(jì)相比，提高了設(shè)計(jì)效率，縮短了開(kāi)發(fā)周期，降低。設(shè)計(jì)成功的電路或其中的模塊可以放入以。系統(tǒng)RTL級(jí)的各個(gè)部件及其相互之間的連接關(guān)系。在目前的實(shí)際設(shè)計(jì)工作中，行為描述的抽象層。邏輯綜合通常是使RTL級(jí)HDL描述自動(dòng)轉(zhuǎn)換成一組寄存。序，面積和功耗約束條件的優(yōu)化的邏輯電路。其過(guò)程不受用戶控制。

　　

【正文】 ， 組成一個(gè)小系統(tǒng)進(jìn)行仿真 。 在有些小的設(shè)計(jì)中子系統(tǒng)仿真是沒(méi)有必要的 。 但是有些大的系統(tǒng) ， 子系統(tǒng)仿真是非常有必要的 。 子系統(tǒng)仿真必須同時(shí)與模塊級(jí)設(shè)計(jì)同時(shí)進(jìn)行 。 5 子系統(tǒng)仿真階段 華僑大學(xué) IC設(shè)計(jì)中心 66 該階段的任務(wù)： ． 撰寫(xiě)并驗(yàn)收測(cè)試列表文檔； ． 撰寫(xiě)測(cè)試偽代碼 ， 例如 ， CPU寄存器訪問(wèn) ， 測(cè)試 環(huán)境配臵等； ． 運(yùn)行仿真 。 該階段輸出： ． 先成功地完成第一個(gè)子系統(tǒng)仿真； ． 對(duì)第一個(gè)子系統(tǒng)的仿真結(jié)果進(jìn)行驗(yàn)收； ． 完成所有子系統(tǒng)模塊仿真 。 該階段的風(fēng)險(xiǎn)： ． 測(cè)試小組和設(shè)計(jì)小組之間的交流不暢通會(huì)增加不 必要的項(xiàng)目進(jìn)度延緩 ， 特別是會(huì)導(dǎo)致完成第 — 個(gè) 仿真例的時(shí)間拖延 。 華僑大學(xué) IC設(shè)計(jì)中心 67 該階段的任務(wù)： ． 撰寫(xiě)和驗(yàn)收系統(tǒng)測(cè)試?yán)臋n； ．編寫(xiě)測(cè)試偽代碼，例如 CPU寄存器訪問(wèn)，測(cè)試環(huán) 境配臵等； ． 進(jìn)行 RTL級(jí)仿真和門(mén)級(jí)仿真； ． 記錄跟蹤問(wèn)題的解決過(guò)程 ， 如可能 ， 使用錯(cuò)誤自 動(dòng)報(bào)告系統(tǒng)進(jìn)行錯(cuò)誤的反饋和修改； ． 檢查芯片設(shè)計(jì)是否滿足設(shè)計(jì)規(guī)范； ． 開(kāi)始撰寫(xiě)芯片的使用指南； ． 編寫(xiě)系統(tǒng)綜合的腳本 ， 對(duì)系統(tǒng)進(jìn)行綜合； ． 根據(jù)芯片的特性 ， 畫(huà)出芯片內(nèi)模塊擺放的方法 。 6 系統(tǒng)仿真，綜合和版圖設(shè)計(jì)前門(mén)級(jí)仿真階段 華僑大學(xué) IC設(shè)計(jì)中心 68 項(xiàng)目管理者的任務(wù)： ． 密切注意仿真的進(jìn)度并安排定期的短會(huì)討論仿真 進(jìn)展； ． 安排與 ASIC生產(chǎn)廠商關(guān)于版圖設(shè)計(jì)的會(huì)議 。 該階段輸出： ． 成功地完成第一個(gè)系統(tǒng)測(cè)試?yán)? ． 驗(yàn)收過(guò)的系統(tǒng)仿真計(jì)劃； ． 所有的 RTL級(jí)仿真和門(mén)級(jí)仿真完成及測(cè)試報(bào)告； ． 綜合后的網(wǎng)表 。 該階段的風(fēng)險(xiǎn)： ． 是測(cè)試小組和設(shè)計(jì)小組之間的交流不通暢會(huì)延緩 項(xiàng)目進(jìn)度 ， 特別是會(huì)導(dǎo)致第一個(gè)仿真實(shí)例的拖延 。 華僑大學(xué) IC設(shè)計(jì)中心 69 本小節(jié)所描述的工作是由 ASIC生產(chǎn)廠商完成的 。 ASIC生產(chǎn)廠商的任務(wù)： ． 測(cè)試版和最終版網(wǎng)表的版圖設(shè)計(jì)； ． 檢查網(wǎng)表和測(cè)試向量的錯(cuò)誤； ． 生成版圖設(shè)計(jì)后的時(shí)間面積信息 。 ASIC生產(chǎn)廠商輸出： ． 布局布線完成后的時(shí)間面積信息； ． 布局布線完成后的網(wǎng)表和標(biāo)準(zhǔn)時(shí)延文件； ． 硅片制造的信息 。 7 后端版面設(shè)計(jì)階段 華僑大學(xué) IC設(shè)計(jì)中心 70 ASIC生產(chǎn)廠商將拿到的網(wǎng)表轉(zhuǎn)換成一個(gè)物理的版圖設(shè)計(jì) 。 這個(gè)過(guò)程要使用一些復(fù)雜的工具 ， 風(fēng)險(xiǎn)主要是由設(shè)計(jì)的大小和系統(tǒng)速度需求決定 。 設(shè)計(jì)越大 ， 系統(tǒng)速度越快 ， 風(fēng)險(xiǎn)就越大 。 如果 ASIC設(shè)計(jì)跟生產(chǎn)廠商以前已經(jīng)做過(guò)的完全不同 ， 風(fēng)險(xiǎn)就會(huì)更大 。這些不同包括：不同的工藝 、 邏輯門(mén)數(shù)量大 、 輸入輸出引腳數(shù)量大和使用非常可靠的邏輯單元等 。 華僑大學(xué) IC設(shè)計(jì)中心 71 該階段的任務(wù)： ． 綜合 、 測(cè)試電路插入和測(cè)試向量生成； ． 生成一個(gè)版圖設(shè)計(jì)文檔； ． 支持版圖設(shè)計(jì) (平面圖設(shè)計(jì)和檢查時(shí)序等 )； ． 版圖設(shè)計(jì)之后的重新綜合 (修理過(guò)載電路和時(shí)序 )。 項(xiàng)目管理者的任務(wù)： ． 安排版圖設(shè)計(jì)和綜合會(huì)議并讓版圖設(shè)計(jì)和綜合的 工程師參與； ． 檢查版圖設(shè)計(jì)的進(jìn)度 。 8 版面設(shè)計(jì)后仿真／綜合階段 華僑大學(xué) IC設(shè)計(jì)中心 72 該階段輸出： ． 最終版本的網(wǎng)表； ． 測(cè)試向量； ． 版面設(shè)計(jì)后仿真和靜態(tài)時(shí)序分析結(jié)果 。 該階段的風(fēng)險(xiǎn)： ． 輸入輸出引腳經(jīng)常會(huì)發(fā)生錯(cuò)誤 ， 需要多次對(duì)其進(jìn) 行檢查； ． 版圖設(shè)計(jì)會(huì)有許多問(wèn)題 (布線 、 時(shí)序等 )， 應(yīng)盡早 在測(cè)試版本的網(wǎng)表上進(jìn)行版圖設(shè)計(jì)； ． 測(cè)試向量的生成會(huì)花費(fèi)很長(zhǎng)時(shí)間 ， 也應(yīng)盡早開(kāi)始 測(cè)試向量的生成； ． 門(mén)級(jí)仿真中會(huì)出現(xiàn)不定態(tài) ， 影響仿真的繼續(xù) ， 因 此在早些時(shí)候的設(shè)計(jì)中需要強(qiáng)調(diào)所有的寄存器在 復(fù)位以后是定態(tài) 。 華僑大學(xué) IC設(shè)計(jì)中心 73 項(xiàng)目管理者的任務(wù)： ． 檢查簽字文檔； ． 為了保證芯片的質(zhì)量 ， 從不同的部門(mén)獲得簽字同 意 。 在完成版圖設(shè)計(jì)之后的仿真和綜合之后 ， 網(wǎng)表被送去生產(chǎn) 。 生產(chǎn)簽字文檔將作為設(shè)計(jì)者和生產(chǎn)廠商之間的 ASIC生產(chǎn)簽字的根據(jù) 。 這個(gè)文檔清楚地描述了網(wǎng)表的版本號(hào) 、 ASIC生產(chǎn)商所需要的測(cè)試向量 、 質(zhì)量意向和商業(yè)上的問(wèn)題等 。 簽字之前 ， ASIC生產(chǎn)廠商需要仔細(xì)檢查設(shè)計(jì)者提供的網(wǎng)表文件 、版圖設(shè)計(jì)結(jié)果和測(cè)試向量 。 通常 ASIC生產(chǎn)廠商要求測(cè)試向量在簽字之前是經(jīng)過(guò)仿真的 ， 這是一個(gè)比較長(zhǎng)的過(guò)程 。 9 該階段輸出芯片生產(chǎn)簽字 華僑大學(xué) IC設(shè)計(jì)中心 74 該階段任務(wù)： ． 撰寫(xiě)并驗(yàn)收評(píng)估測(cè)試列表所 /計(jì)劃劃； ． 撰寫(xiě)測(cè)試?yán)? ． 計(jì)劃和實(shí)現(xiàn)測(cè)試自動(dòng)操作； ． 預(yù)定測(cè)試設(shè)備； ． 設(shè)計(jì)或采購(gòu)非標(biāo)準(zhǔn)的測(cè)試設(shè)備； ． 在硅片制造完成租借測(cè)試設(shè)備； ． 定義硅片評(píng)估的不同電壓和溫度 (環(huán)境測(cè)試 )； ． 定義記錄 、 分析和解決問(wèn)題的方法 。 10 測(cè)試硅片準(zhǔn)備階段 華僑大學(xué) IC設(shè)計(jì)中心 75 該階段輸出： ． 檢查評(píng)估計(jì)劃； ． 硅片制造完成之前要準(zhǔn)備好或租到測(cè)試設(shè)備； ． 所有測(cè)試工作準(zhǔn)備好 (硬件設(shè)備 、 軟件和自動(dòng)操 作 )； 該階段風(fēng)險(xiǎn)： ． 準(zhǔn)備硅片測(cè)試是一個(gè)耗時(shí)的任務(wù) ， 因此應(yīng)該有一 個(gè)適當(dāng)?shù)挠?jì)劃 ， 并且盡早開(kāi)始； ． 如果在計(jì)劃這個(gè)階段的任務(wù)時(shí) ASIC的說(shuō)明沒(méi)有 準(zhǔn)備好或者不夠準(zhǔn)確 ， 這樣測(cè)試硅片準(zhǔn)備工作就 必須拖延 。 華僑大學(xué) IC設(shè)計(jì)中心 76 該階段的任務(wù)： ． 測(cè)試芯片； ． 用錯(cuò)誤報(bào)告數(shù)據(jù)庫(kù)跟蹤測(cè)試中出現(xiàn)的錯(cuò)誤； ． 分析失敗的測(cè)試?yán)? ． 對(duì) ASIC中出現(xiàn)的錯(cuò)誤進(jìn)行定位； ． 針對(duì) ASIC中出現(xiàn)的錯(cuò)誤 ， 確定在網(wǎng)表中的改動(dòng)； ． 評(píng)估芯片的工作電壓范圍和溫度范圍 (環(huán)境測(cè)試 )； ． 進(jìn)行與其他已有產(chǎn)品的互通性測(cè)試 。 11 硅片測(cè)試階段 華僑大學(xué) IC設(shè)計(jì)中心 77 該階段輸出： ． 在一個(gè)實(shí)際的應(yīng)用環(huán)境中對(duì)芯片進(jìn)行全面測(cè)試； ． 產(chǎn)生測(cè)試報(bào)告并對(duì)其驗(yàn)收 。 該階段的風(fēng)險(xiǎn)： ． 如果此時(shí)測(cè)試用的印制電路板沒(méi)有到位會(huì)嚴(yán)重影 響芯片的初始測(cè)試進(jìn)度 ， 延長(zhǎng)測(cè)試時(shí)間； ． 如果測(cè)試用的印制電路板出現(xiàn)問(wèn)題 ， 會(huì)造成測(cè)試 不可靠 ， 以至于對(duì)其進(jìn)行修改 。 如果修改時(shí)間過(guò) 長(zhǎng) ， 同樣會(huì)延長(zhǎng)測(cè)試時(shí)間 。