【正文】 通常 ASIC生產(chǎn)廠商要求測試向量在簽字之前是經(jīng)過仿真的 ， 這是一個(gè)比較長的過程 。 ASIC生產(chǎn)廠商的任務(wù)： ． 測試版和最終版網(wǎng)表的版圖設(shè)計(jì)； ． 檢查網(wǎng)表和測試向量的錯(cuò)誤； ． 生成版圖設(shè)計(jì)后的時(shí)間面積信息 。 ASIC生產(chǎn)廠商一般為客戶提供一定數(shù)量的樣片 。 華僑大學(xué) IC設(shè)計(jì)中心 59 本階段任務(wù)： ． 模塊及設(shè)計(jì) 、 編碼 、 測試和綜合； ． 芯片級(jí)的測試環(huán)境設(shè)計(jì) 、 編碼和測試； ． 給出一個(gè)更準(zhǔn)確的芯片面積估計(jì) 。 ASIC開發(fā)計(jì)劃： 這個(gè)計(jì)劃必須經(jīng)過項(xiàng)目管理人員的驗(yàn)收通過。 該階段的任務(wù)： ．初始的產(chǎn)品系統(tǒng)結(jié)構(gòu)設(shè)計(jì)； ．產(chǎn)品初始規(guī)劃和資源需求統(tǒng)計(jì)； ．風(fēng)險(xiǎn)和成本分析。 ? 將估算的時(shí)間延時(shí)信息反標(biāo)注到 Design Compiler或者 Primetime。 上面集成電路設(shè)計(jì)的五個(gè)階段，每一階段有不同的任務(wù)，有具體的工作流程，也產(chǎn)生對(duì)應(yīng)的輸出結(jié)果。 綜合方法 華僑大學(xué) IC設(shè)計(jì)中心 27 ? FPGA實(shí)現(xiàn) 華僑大學(xué) IC設(shè)計(jì)中心 28 ? FPGA實(shí)現(xiàn)： Alter Max+Plus II 華僑大學(xué) IC設(shè)計(jì)中心 29 ? FPGA實(shí)現(xiàn)： Xilinx Foundation ISE 華僑大學(xué) IC設(shè)計(jì)中心 30 ? ASIC版圖實(shí)現(xiàn)： Cadence Silicon Ensemble (SE) 華僑大學(xué) IC設(shè)計(jì)中心 31 華僑大學(xué) IC設(shè)計(jì)中心 32 常用的工具 ? 系統(tǒng)級(jí)設(shè)計(jì)、驗(yàn)證工具： C語言、 Matlab、 Simulink ? RTL源代碼設(shè)計(jì)和驗(yàn)證： Verilog、 VHDL（代碼） 仿真驗(yàn)證工具： Synopsys VCS: ASIC流程方便 Mentor ModelSim:Windows 平臺(tái) Cadence NCVerilog:在后仿使用速度快 Aldec :ActiveHDL Altera: Quartus （支持原理圖輸入） 華僑大學(xué) IC設(shè)計(jì)中心 33 常用的工具 ? 門級(jí)電路設(shè)計(jì)： ? FPGA綜合工具 : Synopsys 公司的 FPGA Compiler II/ Synopsys 公司的 FPGA express、 Synplicity公司的Synplify(已被 Synopsys收購， 2020）、 Altera公司的 Quartus 、 Xilinx公司的 Xilinx Synthesis Technology . ? FPGA器件實(shí)現(xiàn)： Altera FPGA系列， Xilinx FPGA系列 ? ASIC綜合工具： Synopsys Design Compiler, Cadence Ambit ? ASIC版圖工具 :Cadence Silicon Ensemble(old)/ Encounter(new) Synopsys Apollo（ old)/Astro(new） ? ASIC版圖驗(yàn)證工具 : Mentor Calibre， Cadence DIVA , Cadence Assura、 Synopsys Hercules . 華僑大學(xué) IC設(shè)計(jì)中心 34 設(shè)計(jì)過程可分五個(gè)階段： 第一階段：項(xiàng)目策劃 第二階段：總體設(shè)計(jì) 第三階段：詳細(xì)設(shè)計(jì)和可測性設(shè)計(jì) 第四階段：時(shí)序驗(yàn)證與版圖設(shè)計(jì) 第五階段：加工與完備 ASIC設(shè)計(jì)流程簡單介紹 華僑大學(xué) IC設(shè)計(jì)中心 35 第一階段：項(xiàng)目策劃 任務(wù)： 形成項(xiàng)目任務(wù)書 (項(xiàng)目進(jìn)度，周期管理等 )。這里所說的行為是數(shù)字系統(tǒng)或其部件與外界環(huán)境的相互關(guān)系與作用；而結(jié)構(gòu)是指組成系統(tǒng) RTL級(jí)的各個(gè)部件及其相互之間的連接關(guān)系。 邏輯設(shè)計(jì) /門級(jí)設(shè)計(jì) 物理實(shí)現(xiàn) 華僑大學(xué) IC設(shè)計(jì)中心 9 ? 采用 Verilog/VHDL語言描述電路時(shí)，我們將電路的描述分為行為（ Behavioral）和寄存器傳輸級(jí)（ Register Transfer Level）和門級(jí)描述（ Gate Level）三個(gè)層次。 華僑大學(xué) IC設(shè)計(jì)中心 13 TopDown 設(shè)計(jì)步驟 ? 物理實(shí)現(xiàn) (版圖設(shè)計(jì)） 邏輯綜合生成門級(jí)網(wǎng)表，可以有兩種硬件實(shí)現(xiàn)選擇。 綜合方法 華僑大學(xué) IC設(shè)計(jì)中心 21 三、邏輯綜合和邏輯優(yōu)化 邏輯優(yōu)化是在給定綜合庫的情況下，對(duì)于邏輯描述所形成的門電路網(wǎng)絡(luò)進(jìn)行優(yōu)化，優(yōu)化的目標(biāo)是根據(jù)電路速度和面積等約束條件進(jìn)行協(xié)調(diào)，簡化和改善電路的邏輯設(shè)計(jì)。 華僑大學(xué) IC設(shè)計(jì)中心 38 第四階段：時(shí)序驗(yàn)證與版圖設(shè)計(jì) 任務(wù) ：靜態(tài)時(shí)序分析從整個(gè)電路中提取出所有時(shí)序路徑，然后通過計(jì)算信號(hào)沿在路徑上的延遲傳播，找出違背時(shí)序約束的錯(cuò)誤 (主要是 SetupTime 和 HoldTime),與激勵(lì)無關(guān)。 ? 使用 Formality工具 ,進(jìn)行 RTL級(jí)和綜合后門級(jí)網(wǎng)表的 Formal Verification。 ? LVS和 DRC驗(yàn)證 ,然后流片。創(chuàng)造性可以體現(xiàn)在產(chǎn)品的創(chuàng)意、頂層架構(gòu)設(shè)計(jì)創(chuàng)意和設(shè)計(jì)流程的創(chuàng)意等方面。 本階段輸出： ．所有模塊的設(shè)計(jì)文檔； ．準(zhǔn)確的項(xiàng)目開發(fā)計(jì)劃。 引腳列表必須征得ASIC生產(chǎn)廠商 、 ASIC前端設(shè)計(jì)小組和印制電路板設(shè)計(jì)小組的同意 。 該階段輸出： ． 先成功地完成第一個(gè)子系統(tǒng)仿真； ． 對(duì)第一個(gè)子系統(tǒng)的仿真結(jié)果進(jìn)行驗(yàn)收； ． 完成所有子系統(tǒng)模塊仿真 。 8 版面設(shè)計(jì)后仿真／綜合階段 華僑大學(xué) IC設(shè)計(jì)中心 72 該階段輸出： ． 最終版本的網(wǎng)表； ． 測試向量； ． 版面設(shè)計(jì)后仿真和靜態(tài)時(shí)序分析結(jié)果 。 。 華僑大學(xué) IC設(shè)計(jì)中心 71 該階段的任務(wù)： ． 綜合 、 測試電路插入和測試向量生成； ． 生成一個(gè)版圖設(shè)計(jì)文檔； ． 支持版圖設(shè)計(jì) (平面圖設(shè)計(jì)和檢查時(shí)序等 )； ． 版圖設(shè)計(jì)之后的重新綜合 (修理過載電路和時(shí)序 )。 子系統(tǒng)仿真必須同時(shí)與模塊級(jí)設(shè)計(jì)同時(shí)進(jìn)行 。 (1) 芯片引腳列表 。 3 模塊級(jí)詳細(xì)設(shè)計(jì)階段 華僑大學(xué) IC設(shè)計(jì)中心 56 本階段的任務(wù)： ．將頂層架構(gòu)分解成更小的模塊； ．定義模塊的功能和接口； ．回顧上一階段完成的初始項(xiàng)目開發(fā)計(jì)劃和頂層結(jié) 構(gòu)設(shè)計(jì)文檔； ．風(fēng)險(xiǎn)分析 (如果需要，對(duì)已有的計(jì)劃結(jié)構(gòu)進(jìn)行修改 以減少風(fēng)險(xiǎn) )； ．組織開發(fā)小組學(xué)習(xí)開發(fā)規(guī)范 (代碼編寫風(fēng)格，開發(fā) 環(huán)境的目錄結(jié)構(gòu)）；