【正文】 PGA綜合工具 : Synopsys 公司的 FPGA Compiler II/ Synopsys 公司的 FPGA express、 Synplicity公司的Synplify(已被 Synopsys收購， 2020）、 Altera公司的 Quartus 、 Xilinx公司的 Xilinx Synthesis Technology . ? FPGA器件實現(xiàn)： Altera FPGA系列， Xilinx FPGA系列 ? ASIC綜合工具： Synopsys Design Compiler, Cadence Ambit ? ASIC版圖工具 :Cadence Silicon Ensemble(old)/ Encounter(new) Synopsys Apollo（ old)/Astro(new） ? ASIC版圖驗證工具 : Mentor Calibre， Cadence DIVA , Cadence Assura、 Synopsys Hercules . 華僑大學(xué) IC設(shè)計中心 34 設(shè)計過程可分五個階段： 第一階段：項目策劃 第二階段：總體設(shè)計 第三階段：詳細(xì)設(shè)計和可測性設(shè)計 第四階段：時序驗證與版圖設(shè)計 第五階段：加工與完備 ASIC設(shè)計流程簡單介紹 華僑大學(xué) IC設(shè)計中心 35 第一階段：項目策劃 任務(wù)： 形成項目任務(wù)書 (項目進(jìn)度，周期管理等 )。 輸出： 系統(tǒng)規(guī)范化說明 (System Specification)：包括系統(tǒng)功能 ,性能 ,物理尺寸 ,設(shè)計模式 ,制造工藝 ,設(shè)計周期 ,設(shè)計費用等等 . 華僑大學(xué) IC設(shè)計中心 36 第三階段： 詳細(xì)設(shè)計和可測性設(shè)計 任務(wù)： 分功能確定各個模塊算法的實現(xiàn)結(jié)構(gòu)，確定設(shè)計所需的資源按芯片的要求，速度，功耗，帶寬，增益，噪聲，負(fù)載能力，工作溫度等和時間，成本，效益要求選擇加工廠家，實現(xiàn)方式，（全定制，半定制， ASIC， FPGA等）；可測性設(shè)計與時序分析可在詳細(xì)設(shè)計中一次綜合獲得，可測性設(shè)計常依據(jù)需要采用 FullScan， PartScan等方式，可測性設(shè)計包括帶掃描鏈的邏輯單元，ATPG，以及邊界掃描電路 BoundScan，測試Memory的 BIST。 電路設(shè)計 (Circuit Design)：電路設(shè)計是將邏輯設(shè)計表達(dá)式轉(zhuǎn)換成電路實現(xiàn)。 華僑大學(xué) IC設(shè)計中心 39 輸出： 物理設(shè)計 (Physical Design or Layout Design)：物理設(shè)計或稱版圖設(shè)計是 VLSI設(shè)計中最費時的一步 .它要將電路設(shè)計中的每一個元器件包括晶體管 ,電阻 ,電容 ,電感等以及它們之間的連線轉(zhuǎn)換成集成電路制造所需要的版圖信息 . 設(shè)計驗證 (Design Verification)：在版圖設(shè)計完成以后 ,非常重要的一步工作是版圖驗證 .主要包括 :設(shè)計規(guī)則檢查 (DRC),版圖的電路提取 (NE),電學(xué)規(guī)檢查(ERC)和寄生參數(shù)提取 (PE)。 上面集成電路設(shè)計的五個階段，每一階段有不同的任務(wù)，有具體的工作流程，也產(chǎn)生對應(yīng)的輸出結(jié)果。 ? 為了驗證設(shè)計功能 ,進(jìn)行完全設(shè)計的動態(tài)仿真。 華僑大學(xué) IC設(shè)計中心 43 ? 使用 Design Compiler自帶靜態(tài)時序分析器 ,進(jìn)行模塊級靜態(tài)時序分析。 ? 時序驅(qū)動的單元布局 ,時鐘樹插入和全局布線。 ? 將估算的時間延時信息反標(biāo)注到 Design Compiler或者 Primetime。 ? 從詳細(xì)布線設(shè)計中提取出實際時間延時信息。 ? 進(jìn)行版圖后帶時間信息的門級仿真。一個 ASIC芯片的設(shè)計必須要有一個團(tuán)結(jié)合作的團(tuán)隊才能夠完成。 該階段的任務(wù)： ．初始的產(chǎn)品系統(tǒng)結(jié)構(gòu)設(shè)計； ．產(chǎn)品初始規(guī)劃和資源需求統(tǒng)計； ．風(fēng)險和成本分析。如果設(shè)立 ASIC開發(fā)項目的目的是去開拓新的市場或者替代目前尚未成功的產(chǎn)品，開發(fā)時間將是項目中優(yōu)先級最高的需求。這個階段中的創(chuàng)造性思維對于產(chǎn)品的成功有著極大的影響。 華僑大學(xué) IC設(shè)計中心 53 項目經(jīng)理的任務(wù)： ． 完成項目計劃； ．確定資源 (項目組成員、設(shè)備和工具 )； ．組織培訓(xùn)課程。 ASIC開發(fā)計劃： 這個計劃必須經(jīng)過項目管理人員的驗收通過。各個設(shè)計模塊之間需要認(rèn)真細(xì)致的合理劃分。 華僑大學(xué) IC設(shè)計中心 57 項目經(jīng)理的任務(wù)： ．分析和管理開發(fā)風(fēng)險； ．更新開發(fā)計劃，分配工作； ．開始考慮芯片驗證 /確認(rèn)； ．建立一個文檔代碼管理機(jī)制。項目管理者必須與 ASIC生產(chǎn)商建立例會制度，在這些例會中需要討論 ASIC的結(jié)構(gòu)和設(shè)計路線。 華僑大學(xué) IC設(shè)計中心 59 本階段任務(wù)： ． 模塊及設(shè)計 、 編碼 、 測試和綜合； ． 芯片級的測試環(huán)境設(shè)計 、 編碼和測試； ． 給出一個更準(zhǔn)確的芯片面積估計 。 華僑大學(xué) IC設(shè)計中心 62 模塊設(shè)計可以劃分為以下 5個任務(wù)： ． 細(xì)化設(shè)計說明； ． 模塊設(shè)計； ． 編碼； ． 仿真； ． 綜合 。 引腳列表需要在最終的網(wǎng)表遞交的前幾個星期生成 ， 并通過驗收確定下來 。 重新設(shè)計封裝主要是設(shè)計晶片與引腳之間的連接印制電路板 。 ASIC生產(chǎn)廠商一般為客戶提供一定數(shù)量的樣片 。 華僑大學(xué) IC設(shè)計中心 65 子系統(tǒng)仿真就是將那些獨立設(shè)計而在邏輯上關(guān)聯(lián)比較緊密的模塊集成在一起 ， 組成一個小系統(tǒng)進(jìn)行仿真 。 5 子系統(tǒng)仿真階段 華僑大學(xué) IC設(shè)計中心 66 該階段的任務(wù)： ． 撰寫并驗收測試列表文檔； ． 撰寫測試偽代碼 ， 例如 ， CPU寄存器訪問 ， 測試 環(huán)境配臵等； ． 運行仿真 。 6 系統(tǒng)仿真，綜合和版圖設(shè)計前門級仿真階段 華僑大學(xué) IC設(shè)計中心 68 項目管理者的任務(wù)： ． 密切注意仿真的進(jìn)度并安排定期的短會討論仿真 進(jìn)展； ． 安排與 ASIC生產(chǎn)廠商關(guān)于版圖設(shè)計的會議 。 ASIC生產(chǎn)廠商的任務(wù)： ． 測試版和最終版網(wǎng)表的版圖設(shè)計； ． 檢查網(wǎng)表和測試向量的錯誤； ． 生成版圖設(shè)計后的時間面積信息 。 設(shè)計越大 ， 系統(tǒng)速度越快 ， 風(fēng)險就越大 。 項目管理者的任務(wù)： ． 安排版圖設(shè)計和綜合會議并讓版圖設(shè)計和綜合的 工程師參與； ． 檢查版圖設(shè)計的進(jìn)度 。 在完成版圖設(shè)計之后的仿真和綜合之后 ， 網(wǎng)表被送去生產(chǎn) 。 通常 ASIC生產(chǎn)廠商要求測試向量在簽字之前是經(jīng)過仿真的 ， 這是一個比較長的過程 。 11 硅片測試階段 華僑大學(xué) IC設(shè)計中心 77 該階段輸出： ． 在一個實際的應(yīng)用環(huán)境中對芯片進(jìn)行全面測試； ． 產(chǎn)生測試報告并對