【正文】 41 集成電路的設(shè)計(jì)過程： 設(shè)計(jì)創(chuàng)意 + 仿真驗(yàn)證 功能要求 行為設(shè)計(jì)（ Verilog） Sing off 集成電路芯片設(shè)計(jì)過程框架 是 行為仿真 綜合、優(yōu)化 —— 網(wǎng)表 時(shí)序仿真 布局布線 —— 版圖 后仿真 否 是 否 否 是 — 設(shè)計(jì)業(yè) — 華僑大學(xué) IC設(shè)計(jì)中心 42 典型 ASIC設(shè)計(jì)具有下列相當(dāng)復(fù)雜的流程，實(shí)際中包含如下多項(xiàng)基本內(nèi)容： ? 結(jié)構(gòu)及電氣規(guī)定。 華僑大學(xué) IC設(shè)計(jì)中心 40 第五階段：加工與完備 任務(wù)： 聯(lián)系生產(chǎn)加工，準(zhǔn)備芯片的樣片測試和應(yīng)用準(zhǔn)備。 華僑大學(xué) IC設(shè)計(jì)中心 38 第四階段：時(shí)序驗(yàn)證與版圖設(shè)計(jì) 任務(wù) ：靜態(tài)時(shí)序分析從整個(gè)電路中提取出所有時(shí)序路徑，然后通過計(jì)算信號沿在路徑上的延遲傳播，找出違背時(shí)序約束的錯(cuò)誤 (主要是 SetupTime 和 HoldTime),與激勵(lì)無關(guān)。 華僑大學(xué) IC設(shè)計(jì)中心 37 流程： 邏輯設(shè)計(jì) 子功能分解 詳細(xì)時(shí)序框圖 分塊邏輯仿真 電路設(shè)計(jì) (算法的行為級， RTL級描述 )功能仿真 綜合 (加時(shí)序約束和設(shè)計(jì)庫 )電路網(wǎng)表 網(wǎng)表仿真。 流程： 市場需求 調(diào)研 可行性研究 論證 決策 任務(wù)書。 布局算法 布局是放置版圖模塊的工作，考慮到以后的布線通常是把連接緊密的模塊依次放置，目的是使整個(gè)版圖的面積和電路的工作周期最小，這就是所謂基于 Timing的布局。 綜合方法 華僑大學(xué) IC設(shè)計(jì)中心 21 三、邏輯綜合和邏輯優(yōu)化 邏輯優(yōu)化是在給定綜合庫的情況下，對于邏輯描述所形成的門電路網(wǎng)絡(luò)進(jìn)行優(yōu)化，優(yōu)化的目標(biāo)是根據(jù)電路速度和面積等約束條件進(jìn)行協(xié)調(diào)，簡化和改善電路的邏輯設(shè)計(jì)。 ? 綜合過程是將 HDL描述轉(zhuǎn)換成非優(yōu)化的布爾等式的描述，也就是門級描述，該轉(zhuǎn)換過程是綜合軟件自動(dòng)完成的，其過程不受用戶控制。 綜合方法 華僑大學(xué) IC設(shè)計(jì)中心 18 ? 行為綜合 ? 在目前的實(shí)際設(shè)計(jì)工作中，行為描述的抽象層次太高，綜合工具無法很好的理解設(shè)計(jì)者的意圖，綜合出的電路距離設(shè)計(jì)者的實(shí)際要求有很大差距，并且目前主流的綜合工具都不具有這種功能，目前有一些推出的行為綜合器 如Synopsys的 Behavioral Complier，但用戶的反映都不是很良好。 ? 提高了設(shè)計(jì)效率，縮短了開發(fā)周期，降低了產(chǎn)品的開發(fā)成本 ? 設(shè)計(jì)成功的電路或其中的模塊可以放入以后的設(shè)計(jì)中提高了設(shè)計(jì)的再使用率 (Reuse)。 華僑大學(xué) IC設(shè)計(jì)中心 13 TopDown 設(shè)計(jì)步驟 ? 物理實(shí)現(xiàn) (版圖設(shè)計(jì)） 邏輯綜合生成門級網(wǎng)表，可以有兩種硬件實(shí)現(xiàn)選擇?？紤]更多的是系統(tǒng)的結(jié)構(gòu)及其工作過程是否能達(dá)到系統(tǒng)設(shè)計(jì)規(guī)范的要求。這樣的劃分是根據(jù)寄存器和組合邏輯的確定性而言的 ? 行為級：寄存器和組合邏輯都不明確 ? RTL級：寄存器明確，組合邏輯不明確。華僑大學(xué) IC設(shè)計(jì)中心 數(shù)?；旌闲盘柤呻娐吩O(shè)計(jì) 第二講 數(shù)字集成電路設(shè)計(jì)流程 華僑大學(xué) IC設(shè)計(jì)中心 2 內(nèi)容 ? 設(shè)計(jì)流程介紹 ? 硬件描述語言的介紹 ? 設(shè)計(jì)方法的介紹 ? 數(shù)字系統(tǒng)的結(jié)構(gòu)設(shè)計(jì) ? 數(shù)字系統(tǒng)的電路設(shè)計(jì) ? 數(shù)字系統(tǒng)的版圖設(shè)計(jì) 華僑大學(xué) IC設(shè)計(jì)中心 3 設(shè)計(jì)流程介紹 華僑大學(xué) IC設(shè)計(jì)中心 4 設(shè)計(jì)流程介紹 （前端設(shè)計(jì)） 電路設(shè)計(jì)是指根據(jù)對 ASIC的要求或規(guī)范，從電路系統(tǒng)的行為描述開始，直到設(shè)計(jì)出相應(yīng)的電路圖，對于數(shù)字系統(tǒng)來說就是設(shè)計(jì)出它的邏輯圖或邏輯網(wǎng)表 （后端設(shè)計(jì)） 版圖設(shè)計(jì)就是根據(jù)邏輯網(wǎng)表進(jìn)一步設(shè)計(jì)集成電路的物理版圖，也就是制造工藝所需的掩膜版的版圖。 邏輯設(shè)計(jì) /門級設(shè)計(jì) 物理實(shí)現(xiàn) 華僑大學(xué) IC設(shè)計(jì)中心 9 ? 采用 Verilog/VHDL語言描述電路時(shí)，我們將電路的描述分為行為（ Behavioral）和寄存器傳輸級（ Register Transfer Level）和門級描述（ Gate Level）三個(gè)層次。并不真正考慮其實(shí)際的操作和算法的實(shí)現(xiàn)。 華僑大學(xué) IC設(shè)計(jì)中心 12 TopDown 設(shè)計(jì)步驟 ? 邏輯設(shè)計(jì) /門級設(shè)計(jì) ? 利用邏輯綜合工具，例如 FPGA Express(針對FPGA設(shè)計(jì)）， Design Compiler（針對 ASIC設(shè)計(jì)） ,將行為級或者寄存器級描述轉(zhuǎn)換轉(zhuǎn)換成一組寄存器和組合邏輯，也就是說經(jīng)過邏輯綜合可以得到集成電路的門級邏輯結(jié)構(gòu)。 華僑大學(xué) IC設(shè)計(jì)中心 14 TopDown設(shè)計(jì)與 BottomUp設(shè)計(jì)相比， 具有以下優(yōu)點(diǎn) : ? 設(shè)計(jì)從行為到結(jié)構(gòu)再到物理級，每一步部進(jìn)都進(jìn)行驗(yàn)證 ,提高了一次設(shè)計(jì)的成功率。這里所說的行為是數(shù)字系統(tǒng)或其部件與外界環(huán)境的相互關(guān)系與作用；而結(jié)構(gòu)是指組成系統(tǒng) RTL級的各個(gè)部件及其相互之間的連接關(guān)系。一般邏輯綜合以后緊接著是邏輯優(yōu)化，主要是考慮面積和時(shí)序優(yōu)化，最后得到一個(gè)滿足時(shí)序，面積和功耗約束條件的優(yōu)化的邏輯電路。綜合庫的選擇體現(xiàn)設(shè)計(jì)人員對綜合優(yōu)化過程的控制，反映了對綜合的要求。按照設(shè)計(jì)流程，邏輯設(shè)計(jì)驗(yàn)證完畢接著就可以進(jìn)行自動(dòng)的版圖設(shè)計(jì)。 綜合方法 華僑大學(xué) IC設(shè)計(jì)中心 27 ? FPGA實(shí)現(xiàn) 華僑大學(xué) IC設(shè)計(jì)中心 28 ? FPGA實(shí)現(xiàn)： Alter Max+Plus II 華僑大學(xué) IC設(shè)計(jì)中心 29 ? FPGA實(shí)現(xiàn)： Xilinx Foundation ISE 華僑大學(xué) IC設(shè)計(jì)中心 30 ? ASIC版圖實(shí)現(xiàn)： Cadence Silicon Ensemble (SE) 華僑大學(xué) IC設(shè)計(jì)中心 31 華僑大學(xué) IC設(shè)計(jì)中心 32 常用的工具 ? 系統(tǒng)級設(shè)計(jì)、驗(yàn)證工具： C語言、 Matlab、 Simulink ? RTL源代碼設(shè)計(jì)和驗(yàn)證： Verilog、 VHDL（代碼） 仿真驗(yàn)證工具： Synopsys VCS: ASIC流程方便 Mentor ModelSim:Windows 平臺 Cadence NCVerilog:在后仿使用速度快 Aldec :ActiveHDL Altera: Quartus （支持原理圖輸入） 華僑大學(xué) IC設(shè)計(jì)中心 33 常用的工具 ? 門級電路設(shè)計(jì)： ? F