基于fpga的led點(diǎn)陣控制器完整論文-資料下載頁
2024-11-08 06:26本頁面
【導(dǎo)讀】是90年代迅速發(fā)展起來的一種新技術(shù)和新器件。它易學(xué)、易用、簡(jiǎn)化了系統(tǒng)設(shè)計(jì)，減小了系統(tǒng)規(guī)模，縮短設(shè)。計(jì)周期，降低了生產(chǎn)設(shè)計(jì)成本，從而給電子產(chǎn)品的設(shè)計(jì)和生產(chǎn)帶來了革命性的變化。其當(dāng)前或預(yù)計(jì)的行為，組成智能化儀器設(shè)備。但是，在應(yīng)用時(shí)單片機(jī)存在許多缺點(diǎn)和。率或多么好的指令時(shí)序，其排隊(duì)式串行指令執(zhí)行方式使得工作速度和效率大打折扣。在高速實(shí)時(shí)仿真、高速數(shù)據(jù)采集等方面顯得力不從心?？赡埽瑥亩M(jìn)入“死機(jī)”。一旦改變?cè)O(shè)計(jì)，可能重新制版，加長(zhǎng)了開發(fā)周期。器件FPGA和現(xiàn)場(chǎng)可編程門陣列FPGA，就能達(dá)到預(yù)定電平，狀態(tài)明確。各邏輯宏單元或邏輯塊的輸入信號(hào)僅需幾ns～幾十?？删幊踢壿嫼陠卧蜻壿媺K之間的相互連線在同一封裝內(nèi)，受外界干擾影響小，然而，對(duì)設(shè)計(jì)者來說，F(xiàn)PGA器件最大的優(yōu)點(diǎn)在于可現(xiàn)場(chǎng)編程。有利于新品試制，大大縮短了開發(fā)周期。課題的主要任務(wù)和技術(shù)指標(biāo)。5V電源供電，并具有電源指示燈。FPGA可編程邏輯芯片控制顯示數(shù)據(jù)。
【正文】 IO, LVDS21n75IO, LVDS22p74IO, LVDS22n73U1CEP1C3BANK 4IO, LVDS23n72IO, LVDS23p71IO, LVDS24n (DQ1B0)70IO, LVDS24p (DQ1B1)69IO, LVDS25n (DQ1B2)68IO, LVDS25p (DQ1B3)67IO, DPCLK6 (DQS0B)62IO, VREF0B461IO, LVDS26n60IO, LVDS26p59IO, LVDS27n58IO, LVDS27p (DM1B)57IO, VREF1B456IO, LVDS28n55IO, LVDS28p54IO, LVDS29n53IO, LVDS29p52IO, LVDS30n51IO, LVDS30p50IO49IO, VREF2B448IO, DPCLK7 (DQS1B)47IO, LVDS31n (DQ1B4)42IO, LVDS31p (DQ1B5)41IO, LVDS32n (DQ1B6)40IO, LVDS32p (DQ1B7)39IO, LVDS33n38IO, LVDS33p37U1D EP1C3P001P002P003P004P005P006P007P010P011P026P027P028P031P032P033P034P035P036P037P038P039P040P041P042P047P048P049P050P051P052P053P054P055P056P057P058P059P060P061P062P067P068P069P070P071P072P073P074P075P076P077P078P079P082P083P084P085P091P094P096P097P098P099P100P103P104P105P106P107P108P109P110P111P112P113P114P119P120P121P122P123P124P125P126P127P128P129P130P131P132P133P134P139P140P141P142P143P144123456789101112131415161718192021222324I/O2P047P048P049P050P051P052P053P054P055P056P057P058P059P060P061P062P067P068P069P070P071P072P073P074 圖 1 天津職業(yè)技術(shù)師范大學(xué) 2020屆本科生畢業(yè)設(shè)計(jì)（論文） ２６ VCCA_PLL115GNDA_PLL118GNDG_PLL119U1HEP1C3CLK3, LVDSCLK2n92CLK2, LVDSCLK2p93CLK0, LVDSCLK1p16CLK1, LVDSCLK1n17U1IEP1C3nCS1DATA2VCC3GND4ASDI5DCLK6VCC7VCC8U2EPCS1+DATADCLKnCSASDI10uHL2C7C81uFC9+41 23Y1R910uHL1+C6 圖 2 10kR110kR210kR410kR3+CONF_DONEnCONFIGnCEDATADCLKTMSTCKTDOTDIASDInCSR6 R7 R8 +DATA013nCONFIG14nCEO20nCE21MSEL022MSEL123DCLK24CONF_DONE86nSTATUS87TCK88TMS89TDO90TDI95IO(ASDO)25IO(nCSO)12U1EEP1C3 圖 3 天津職業(yè)技術(shù)師范大學(xué) 2020屆本科生畢業(yè)設(shè)計(jì)（論文） ２７ 1 23 45 67 89 10J1AS1 23 45 67 89 10J2JTAGDCLKCONF_DONEnCONFIGDATAASDIVCCINT117VCCINT64VCCINT46VCCINT135VCCIO129VCCIO444VCCIO2115VCCIO2137VCCIO381VCCIO18VCCIO3102VCCIO466U1FEP1C3+nCEnCSTCKTDOTMSTDI+++GND116GND138GND101GND80GND65GND43GND118GND136GND63GND9GND30GND45U1GEP1C3 圖 4 KEYD2R5+5VC4C510uFC1VCC123+VCC12DY 圖 5 Vin31Vout2GNDVR1Vin31Vout2GNDVR230pFC10+30pFC11VCC +10uFC310uFC2 圖 6 天津職業(yè)技術(shù)師范大學(xué) 2020屆本科生畢業(yè)設(shè)計(jì)（論文） ２８ Vin31Vout2GNDVR130pFC10+10uFC2 圖 7 C12C13C14C15C16C17C18C19C20C21+C22C23C24C25C26C27C28C29C30C31+ 圖 8 天津職業(yè)技術(shù)師范大學(xué) 2020屆本科生畢業(yè)設(shè)計(jì)（論文） ２９ 圖 9 天津職業(yè)技術(shù)師范大學(xué) 2020屆本科生畢業(yè)設(shè)計(jì)（論文） ３０ 附錄 2：程序 1. LED 驅(qū)動(dòng)程序： library ieee。 use 。 use 。 use 。 entity contral is generic(row:integer:=80。 col:integer:=16)。 port(clk:in std_logic。 data:in std_logic_vector(7 downto 0)。 rowclk:out std_logic。 colclk:out std_logic。 rowdata:out std_logic。 coldata:out std_logic。 bytclk:out std_logic )。 end。 architecture str of contral is signal clk1:std_logic。 signal clk2:std_logic。 signal clk3:std_logic。 signal clk4:std_logic。 signal datacounter:std_logic_vector(7 downto 0)。 signal rowdatacounter:std_logic。 begin process(clk) variable a:integer range 0 to 15。 begin if clk39。event and clk=39。139。 then if a=15 then a:=0。 else a:=a+1。 if a4 then clk1=39。039。 else clk1=39。139。 end if。 if a8 then clk2=39。039。 else clk2=39。139。 end if。 if a12 then clk3=39。039。 else clk3=39。139。 天津職業(yè)技術(shù)師范大學(xué) 2020屆本科生畢業(yè)設(shè)計(jì)（論文） ３１ end if。 end if。 end if。 colclk=clk3。 end process。 process(clk3) variable a:integer:=0。 begin if (clk339。event and clk3=39。139。) then if a=row1 then clk4=39。139。 a:=0。 else clk4=39。039。 a:=a+1。 end if。 end if。 rowclk=clk4。 end process。 process(clk1) variable counter:std_logic_vector(2 downto 0):=000。 begin
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