電子課程設(shè)計報告——基于fpga的vga游戲設(shè)計-資料下載頁
2024-11-07 18:23本頁面
【導讀】素游戲，界面簡單，游戲過程十分有趣，算法也容易實現(xiàn)。本游戲采用VerilogHDL語言編寫，在。示的結(jié)果送到顯示器顯示，同時運用PS/2接口實現(xiàn)鼠標控制游戲。輸出與視頻顯示效果的修正。與游戲FlappyBird類似，小球一直處于自由落體。使小球不掉落并且不碰到各個障礙，通過一個障礙記一分。GAME_MAIN：游戲主界面的產(chǎn)生及主要動作邏輯的算法實現(xiàn)；VGA_Ctrl：VGA顯示驅(qū)動模塊；
【正文】 wire ps2_clk_out。 //PS/2 時鐘線 ,輸出口 wire ps2_data_out。 //PS/2 數(shù)據(jù)線 ,輸出口 wire [8:0] x_increment。 wire [8:0] y_increment。 //內(nèi)部寄存器 reg [`TOTAL_BITS1:0] q。 //移位寄存器 reg [2:0] m1_state。 reg [2:0] m1_next_state。 reg [3:0] m2_state。 reg [3:0] m2_next_state。 reg [5:0] bit_count。 //發(fā)送接收數(shù)據(jù)是的位計數(shù)器 reg [WATCHDOG_TIMER_BITS1:0] watchdog_timer_count。 //看門狗計時器 ,400us reg [TIMER_5US_BITS1:0] timer_5us_count。 //5uS計時器 reg ps2_clk_in_r。 //同步后的 PS2 時鐘 reg ps2_data_in_r。 //同步后的 PS2 數(shù)據(jù) reg sync_clk。 //濾波后的 PS2 時鐘 由狀態(tài)機 M1產(chǎn)生輸16 出 reg rising_edge。 //PS2 時鐘上升沿標志 由狀態(tài)機 M1產(chǎn)生輸出 reg falling_edge。 //PS2 時鐘下降沿標志 由狀態(tài)機 M1產(chǎn)生輸出 //計時器參數(shù) //當系統(tǒng)時鐘改變時要得新計算參數(shù)值 //參數(shù)值要求： //WATCHDOG_TIMER_VALUE： 大于 100uS 小于 15mS //TIMER_5US_VALUE: 1uS到 20uS都行 parameter WATCHDOG_TIMER_VALUE = 20200。 //看門狗計時器 ,400uS parameter WATCHDOG_TIMER_BITS = 15。 //400uS計時器所需計數(shù)器位數(shù) parameter TIMER_5US_VALUE = // 5uS計數(shù)值 parameter TIMER_5US_BITS = 8。 // 5uS計時器所需計數(shù)器位數(shù) //狀態(tài)機 M1參數(shù)表 parameter m1_clk_h = 339。b000, m1_falling_edge = 339。b001, m1_falling_wait = 339。b011, m1_clk_l = 339。b010, m1_rising_edge = 339。b110, m1_rising_wait = 339。b100。 //狀態(tài)機 M2參數(shù)表 parameter m2_reset = 439。b0000, m2_wait = 439。b0001, m2_gather = 439。b0011, m2_verify = 439。b0010, m2_use = 439。b0110, m2_hold_clk_l = 439。b0111, m2_data_low_1 = 439。b0101, m2_data_high_1 = 439。b0100, m2_data_low_2 = 439。b1100, m2_data_high_2 = 439。b1101, m2_data_low_3 = 439。b1001, m2_data_high_3 = 439。b1011, m2_await_response = 439。b1010。 17 五 、 最終 結(jié)果演 示 游戲 開始界面： 游戲 運行界面： 游戲 結(jié)束界面： 18 六 、 總結(jié) 及感謝 歷時五周 的 電子技術(shù) 課程設(shè)計 將近 尾聲， 幾個禮拜 的密集學習與設(shè)計讓我收獲頗多 。 首先 是 知識上的獲取與完善，深刻了解到了ＶＧＡ顯示 原理 及ＰＳ２接口的運行原理，也感受到了ＦＰＧＡ 芯片 的強大，同時對于Ｖ ｅ ｒｉｌｏｇ ＨＤＬ語言 運用更加 熟練 ； 同時課設(shè)也加強了我的動 手 能力 ，拓展 了我的創(chuàng)造性思維 。課設(shè) 不是一個人的事情，隊友間的協(xié)作也很重要，課設(shè)過程中也理解到了合作 與交流的重要性 。 總之 ， 回顧 整個課設(shè)過程，獲益匪淺。 最后 ，感謝 汪小燕老師 孜孜不倦 的 指導 ，收獲良多， 解決了 不少難點 ， 同時感謝隊友 杜 承 才 、 吳耀光 的 幫助與 鼓勵， 感謝買器材的同學 。 參考文獻 [1] 張壓平 , 賀占莊 . 基于 FPGA的 VGA顯示模塊設(shè)計 [J].計算機技術(shù)與發(fā)展 . 2020， 17(6)：12. [2] 小馬哥 . VGA 驅(qū)動及實現(xiàn) 基礎(chǔ)教程 [J]. , 2020. 6. 29. [3] 王小明．基于 FPGA的 PS/2鼠標接口設(shè)計方法及其應(yīng)用．世界電子元器件， 2020． 10：7882。 [4] 鄭新景，蔣洪 ． PS/2鍵盤鼠標協(xié)議．電腦世界， ： 2630。 [5] 張文愛 , 張博 , 程永強 . 基于 FPGA 的高分辨率 VGA 顯示控制器的設(shè)計 , 現(xiàn)代顯示 , 2020, 9.
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