vhdl上機(jī)手冊(cè)(基于xilinx_ise)-資料下載頁
2025-06-26 20:13本頁面
【正文】 tep1. 打開上一節(jié)所建立的工程；Step2. 選擇ProjectNew Source…,（或通過在Sources in Project 中單擊右鍵選擇“NewSource…”），出現(xiàn)如圖10 所示的窗口；圖10 創(chuàng)建波形源文件Step3. 選擇文件類型為Test Bench Waveform；Step4. 鍵入文件名“TestWave”，如圖11 中所示；Step5. 單擊“下一步”，在本步驟中可以將波形文件與VHDL 文件進(jìn)行關(guān)聯(lián)。Step6. 單擊“下一步”；Step7. 單擊“完成”；Step8. 此時(shí)，HDL Bencher 程序自動(dòng)啟動(dòng)，如圖10 所示，我們可以選擇哪一個(gè)信號(hào)是時(shí)鐘信號(hào)并可以輸入所需的時(shí)序需求；在這里我們采用系統(tǒng)的默認(rèn)值，單擊“OK”按鈕；圖11 仿真時(shí)間參數(shù)的設(shè)置Step9. 這時(shí)出現(xiàn)了如圖12 所示的波形；圖12 新建的波形文件8 設(shè)置輸入仿真波形我們可以打開剛剛建立的波形文件，來初始化輸入波形，步驟如下：Step1. 單擊波形圖中的藍(lán)色方塊來設(shè)置波形電平的高低，設(shè)置后的波形如圖13 所示；圖13 HDL Bencher 中輸入波形的設(shè)置Step2. 單擊圖13中工具欄上的圖標(biāo) ，將波形文件保存。8 對(duì)波形進(jìn)行仿真Step1 雙擊 process view 中的Xilinx ISE Simulator的 Simulate Behavioral ModelStep 2 觀察仿真結(jié)果 如圖14 所示 圖14 ,波形仿真結(jié)果12
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