基于fpga和quartusii設(shè)計(jì)的智能函數(shù)發(fā)生器畢業(yè)設(shè)計(jì)論文-資料下載頁(yè)
2025-06-26 15:08本頁(yè)面
【正文】 。 else m2=m2+1。分頻自加 end if。分頻 if 結(jié)束end if。復(fù)位信號(hào) if 結(jié)束 q2=tmp2。end process。end sanjiao_arc。****************方波****************library ieee。use 。use 。entity fangbo isport( clk,clr: in std_logic。 q3: out std_logic_vector(7 downto 0))。end entity。architecture fangbo_arc of fangbo issignal t: bit。beginprocess(clk,clr)敏感信號(hào)variable t: integer range 0 to 63。 beginif clr=39。039。 then t=39。039。 elsif clk39。event and clk=39。139。 then if t63 then t:=t+1。定義 64 分頻，實(shí)際時(shí)增大數(shù)字，減小分頻系數(shù) ,因?yàn)?FPGA 系統(tǒng)的時(shí)鐘基于 FPGA 和 Quartus II 設(shè)計(jì)的智能函數(shù)發(fā)生器第 18 頁(yè) 為 50MH 的。 else t:=0。 t=not t。 end if。 end if。end process。process(clk,t) begin if clk39。event and clk=39。139。 then if t=39。139。 then q3=11111111。 else q3=00000000。 end if。 end if。 end process。end fangbo_arc。****************波形選擇，通過(guò) sel 信號(hào)選擇不同的波形****************library ieee。use 。use 。entity xuan_4 isport ( sel: in std_logic_vector(1 downto 0)。 d0,d1,d2,d3: in std_logic_vector(7 downto 0)。 q:out std_logic_vector(7 downto 0) )。end entity。architecture xuan_4_arc of xuan_4 is begin process(sel) begin case sel is when 00=q=d0。 when 01=q=d1。 when 10=q=d2。 when 11=q=d3。 when others=null。 end case。 end process。end xuan_4_arc。 基于 FPGA 和 Quartus II 設(shè)計(jì)的智能函數(shù)發(fā)生器第 19 頁(yè) /*************************************************** 名稱：基于 Verilog 編程的智能函數(shù)發(fā)生器設(shè)計(jì)程序***************************************************/module Sin(f_clk,p,choose,data)。//端口設(shè)定input [5:0] p。 //頻率控制字input[1:0] choose。 //波形選擇input f_clk。 //內(nèi)置晶振output [7:0] data。wire [7:0]data。reg [5:0] addr,address。reg [5:0] i。reg f_out。initial begin i=0。 addr=0。 f_out=0。 endalways @(posedge f_clk) //利用計(jì)數(shù)器實(shí)現(xiàn)任意分頻begin基于 FPGA 和 Quartus II 設(shè)計(jì)的智能函數(shù)發(fā)生器第 20 頁(yè) if(i==p) //設(shè)定頻率控制字 pbegin i=0。f_out=~f_out。end elsei=i+1。endfunction [7:0] romout。 //ROM 的設(shè)定 input[5:0] address。case(address) //各波形初值的預(yù)裝入0 : romout = 10。 //正弦波初值1 : romout = 17。2 : romout = 15。3 : romout = 17。4 : romout = 10。5 : romout = 3。6 : romout = 5。7 : romout = 3。8 : romout = 3。 //方波初值9 : romout = 3。10: romout = 3。11: romout = 3。12: romout = 1?；?FPGA 和 Quartus II 設(shè)計(jì)的智能函數(shù)發(fā)生器第 21 頁(yè) 13: romout = 1。14: romout = 1。15: romout = 1。16 : romout = 0。 //正三角波初值17 : romout = 5。18 : romout = 10。19 : romout = 15。20 : romout = 20。21 : romout = 25。22 : romout = 30。23 : romout = 35。24 : romout = 35。 //反三角波初值25 : romout = 30。26 : romout = 25。27 : romout = 20。28 : romout = 15。29 : romout = 10。30 : romout = 5。31 : romout = 0。 default : romout = 1039。hxx。endcaseendfunctionalways@(posedge f_out) begin基于 FPGA 和 Quartus II 設(shè)計(jì)的智能函數(shù)發(fā)生器第 22 頁(yè) if(addr==8) //波形數(shù)據(jù)切換 addr=0。 else addr=addr+1。 case(choose) //波形選擇開關(guān)設(shè)定 0: address=addr。 1: address=addr+8。 2: address=addr+16。 3: address=addr+24。 endcase end assign data = romout(address)。//將 ROM 中對(duì)應(yīng)數(shù)據(jù)傳遞輸出端口 data 輸出endmodu
環(huán)評(píng)公示相關(guān)推薦
鄂ICP備17016276號(hào)-1