【正文】 elsebegintx = 139。b1。t = 839。d0。idle = 139。b0。endendendmodule為了測試UART發(fā)送模塊的正確性，需要編寫一個(gè)測試模塊來測試UART發(fā)送模塊，Verilog HDL語言代碼如下：module testuart(clk, dataout, wrsig)。input clk。output[7:0] dataout。output wrsig。reg [7:0] dataout。reg wrsig。reg [7:0] t。always @(posedge clk)beginif(t == 254)begindataout = dataout + 839。d1。 //每次數(shù)據(jù)加“1”wrsig = 139。b1。 //產(chǎn)生發(fā)送命令t = 839。d0。endelsebeginwrsig = 139。b0。t = t + 839。d1。endendendmodule UART發(fā)送模塊的波形仿真報(bào)告波形仿真報(bào)告說明：分析看出，當(dāng)發(fā)送命令wrsig的上升沿有效時(shí)，啟動(dòng)發(fā)送數(shù)據(jù)。串行數(shù)據(jù)的波形與發(fā)送數(shù)據(jù)dataout相一致，UART的發(fā)送模塊得到正確驗(yàn)證。2）UART接收模塊module uartrx(clk, rx, dataout, rdsig, dataerror, frameerror)。input clk。 //采樣時(shí)鐘input rx。 //UART數(shù)據(jù)輸入output dataout。 //接收數(shù)據(jù)輸出output rdsig。output dataerror。 //資料出錯(cuò)指示output frameerror。 //幀出錯(cuò)指示reg[7:0] dataout。reg rdsig, dataerror。reg frameerror。reg [7:0] t。reg rxbuf, rxfall, receive。parameter paritymode = 139。b0。reg presult, idle。always @(posedge clk) //檢測線路的下降沿beginrxbuf = rx。rxfall = rxbuf amp。 (~rx)。endalways @(posedge clk)beginif (rxfall amp。amp。 (~idle)) //檢測到線路的下降沿并且原先線路為空閑，啟動(dòng)接收數(shù)據(jù)進(jìn)程beginreceive = 139。b1。endelse if(t == 839。d175) //接收數(shù)據(jù)完成beginreceive = 139。b0。endendalways @(posedge clk)beginif(receive == 139。b1)begincase (t)839。d0:beginidle = 139。b1。t = t + 839。d1。rdsig = 139。b0。end839。d24: //接收第0位數(shù)據(jù)beginidle = 139。b1。dataout[0] = rx。presult = paritymode^rx。t = t + 839。d1。rdsig = 139。b0。end839。d40: //接收第1位數(shù)據(jù)beginidle = 139。b1。dataout[1] = rx。presult = presult^rx。t = t + 839。d1。rdsig = 139。b0。end839。d56: //接收第2位數(shù)據(jù)beginidle = 139。b1。dataout[2] = rx。presult = presult^rx。t = t + 839。d1。rdsig = 139。b0。end839。d72: //接收第3位數(shù)據(jù)beginidle = 139。b1。dataout[3] = rx。presult = presult^rx。t = t + 839。d1。rdsig = 139。b0。end839。d88: //接收第4位數(shù)據(jù)beginidle = 139。b1。dataout[4] = rx。presult = presult^rx。t = t + 839。d1。rdsig = 139。b0。end839。d104: //接收第5位數(shù)據(jù)beginidle = 139。b1。dataout[5] = rx。presult = presult^rx。t = t + 839。d1。rdsig = 139。b0。end839。d120: //接收第6位數(shù)據(jù)beginidle = 139。b1。dataout[6] = rx。presult = presult^rx。t = t + 839。d1。rdsig = 139。b0。end839。d136: //接收第7位數(shù)據(jù)beginidle = 139。b1。dataout[7] = rx。presult = presult^rx。t = t + 839。d1。rdsig = 139。b1。end839。d152: //接收奇偶校驗(yàn)位beginidle = 139。b1。if(presult == rx)dataerror = 139。b0。elsedataerror = 139。b1。 //如果奇偶校驗(yàn)位不對，表示數(shù)據(jù)出錯(cuò) t = t + 839。d1。rdsig = 139。b1。end839。d168:beginidle = 139。b1。if(139。b1 == rx)frameerror = 139。b0。elseframeerror = 139。b1。 //如果沒有接收到停止位，表示幀出錯(cuò)t = t + 839。d1。rdsig = 139。b1。enddefault:begint = t + 839。d1。endendcaseendelsebegint = 839。d0。idle = 139。b0。rdsig = 139。b0。endendendmodule UART接收模塊的波形仿真報(bào)告波形仿真報(bào)告說明：分析看出，UART接收模塊接收到的數(shù)據(jù)與UART發(fā)送模塊發(fā)送的數(shù)據(jù)相一至，每接收到一個(gè)數(shù)據(jù)都有一個(gè)讀取數(shù)據(jù)指示rdisg，UART接收模塊得到正確驗(yàn)證。四、結(jié)論本部分介紹了基于Verilog HDL設(shè)計(jì)的UART模塊，采樣點(diǎn)選擇可靠，其可以準(zhǔn)確判斷接收數(shù)據(jù)的起始，接收器與接收數(shù)據(jù)實(shí)現(xiàn)同步，串行數(shù)據(jù)能被準(zhǔn)確接收，可下載至可編程邏輯器件中實(shí)現(xiàn)UART功能。模塊通過功能仿真與時(shí)序仿真，生成了可綜合的網(wǎng)表。仿真的結(jié)果表明模塊完成了其邏輯功能。雖然設(shè)計(jì)的各個(gè)模塊完成了其邏輯功能，但是整個(gè)設(shè)計(jì)還存在許多可改進(jìn)之處: 首先，邏輯綜合過程中，系統(tǒng)優(yōu)化的許多約束條件是相互關(guān)聯(lián)的，須反復(fù)設(shè)定約束條件，以求設(shè)計(jì)芯片面積、功耗減小。 其次，需要提高語言代碼的效率，力求用最簡潔的描述方式描述模塊的結(jié)構(gòu)和功能，以獲得最優(yōu)化硬件電路結(jié)構(gòu) 再次，本系統(tǒng)實(shí)現(xiàn)的是單純的UART模塊，并沒有達(dá)到設(shè)計(jì)特定ASIC電路設(shè)計(jì)的目的。 第七部分 總結(jié) 這次課程設(shè)計(jì)歷時(shí)兩個(gè)星期，在這段日子里，可以說是苦多于甜，但是可以學(xué)的到很多很多的東西，同時(shí)不僅可以鞏固以前所學(xué)過的知識(shí)，而且學(xué)到了很多在書本上所沒有學(xué)到過的知識(shí)。通過這次設(shè)計(jì)，進(jìn)一步加深了對項(xiàng)目的了解，讓我對它有了更加濃厚的興趣。我們的課題是基于單周期MIPS的微控制器串口數(shù)據(jù)接收器，但當(dāng)每一個(gè)子模塊編寫調(diào)試成功時(shí)，心里特別的開心。但是在編寫頂層文件的程序時(shí)，遇到了不少問題，總是有錯(cuò)誤，在細(xì)心的檢查下，終于找出了錯(cuò)誤和警告，排除困難后，程序編譯就通過了，心里終于舒了一口氣。在連接各個(gè)模塊的時(shí)候一定要注意才能得出正確的結(jié)果，否則，出現(xiàn)任何一點(diǎn)小的誤差就會(huì)導(dǎo)致整個(gè)文件系統(tǒng)的編譯出現(xiàn)錯(cuò)誤提示。 通過這次課程設(shè)計(jì)使我懂得了理論與實(shí)際相結(jié)合是很重要的，只有理論知識(shí)是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識(shí)與實(shí)踐相結(jié)合起來，從理論中得出結(jié)論，才能真正為社會(huì)服務(wù)，從而提高自己的實(shí)際動(dòng)手能力和獨(dú)立思考的能力。在設(shè)計(jì)的過程中遇到問題，可以說得是困難重重，這畢竟第一次做的，難免會(huì)遇到過各種各樣的問題，同時(shí)在設(shè)計(jì)的過程中現(xiàn)了自己的不足之處，對以前所學(xué)過的知識(shí)理解得不夠深刻，掌握得不夠牢固。 總的來說，這次設(shè)計(jì)的結(jié)果還是比較成功的，在設(shè)計(jì)中遇到了很多問題，最后在老師的辛勤的指導(dǎo)下，終于游逆而解，有點(diǎn)小小的成就感，終于覺得平時(shí)所學(xué)的知識(shí)有了實(shí)用的價(jià)值，達(dá)到了理論與實(shí)際相結(jié)合的目的，不僅學(xué)到了不少知識(shí)，而且鍛煉了自己的能力，使自己對以后的路有了更加清楚的認(rèn)識(shí)，同時(shí)，對未來有了更多的信心。知識(shí)是無窮無盡的，知識(shí)的獲取需要一顆上進(jìn)的心，老師將我們領(lǐng)進(jìn)了門，下面的路就應(yīng)該我們自己出去去走，即使充滿荊棘，也要努力奮斗向前沖。最后，對給過我?guī)椭睦蠋熀屯瑢W(xué)再次表示忠心的感謝！