單元15-時(shí)序邏輯電路-資料下載頁
2025-06-24 14:46本頁面
【正文】 或門陣列中Di的不同連接方式，對(duì)應(yīng)著不同的邏輯函數(shù)。隨機(jī)存儲(chǔ)器RAM隨機(jī)存儲(chǔ)器RAM是由大量基本寄存器構(gòu)成的大規(guī)模集成電路，可隨機(jī)讀寫數(shù)據(jù)，但一旦停電，所存儲(chǔ)數(shù)據(jù)便全部丟失。（1）RAM結(jié)構(gòu)①地址譯碼器每個(gè)存儲(chǔ)單元都對(duì)應(yīng)有一個(gè)確定的地址，每次讀/寫時(shí)只能訪問一個(gè)指定地址的存儲(chǔ)單元。根據(jù)地址碼的輸入，地址譯碼器相應(yīng)的某根地址線上出現(xiàn)信號(hào)，控制被選中地址的存儲(chǔ)單元進(jìn)行讀寫。②讀/寫控制讀/寫控制端根據(jù)高低電平控制讀或者寫。有的RAM的讀/寫控制端分為讀與寫兩根線。③輸入/輸出RAM通過輸入/輸出端與CPU交換信息，由讀/寫控制端控制該端進(jìn)行輸入（寫）或輸出（讀）。輸入/輸出端的個(gè)數(shù)由存儲(chǔ)數(shù)據(jù)的位數(shù)決定。有的RAM的輸入/輸出端是分開的。④片選為提高存儲(chǔ)量，常把許多RAM組裝在一起，CPU訪問存儲(chǔ)器時(shí)，根據(jù)片選信號(hào)，一次只與某片或某幾片RAM來往。⑤存儲(chǔ)矩陣RAM中的存儲(chǔ)單元排列成矩陣形式。如10241位RAM排成32 32矩陣，每一矩陣由確定的行地置和列地址。其中行地址由5位行地址碼控制（共32根行地址輸出）、列地址由5位列地址碼控制（共32根列地址輸出）。（2）RAM存儲(chǔ)單元分為雙極性（三極管）和單極性（MOS管）兩類。具體參見教材P332。（3）RAM容量擴(kuò)展許多片RAM組合起來進(jìn)行容量擴(kuò)展。①位擴(kuò)展如圖，4片10241位RAM擴(kuò)展成的10244位RAM。只需將4個(gè)RAM的地址線、讀寫線和片選線分別并聯(lián)即可。②字?jǐn)U展如圖，4片2568 RAM擴(kuò)展成的10248 RAM。只需將4個(gè)RAM的讀寫線、地址線A0、A7分別并聯(lián)，高位地址AA9經(jīng)譯碼送至各片的片選端。七、可編程邏輯器件（PLD）可編程邏輯器件由與門陣列和或門陣列構(gòu)成，通過編程，實(shí)現(xiàn)不同的與門、或門連接。PLD發(fā)展及分類PLD內(nèi)部只有一部分是可編程的，根據(jù)編程情況分類如下：分 類與陣列或陣列輸出電路出現(xiàn)年代可編程只讀存儲(chǔ)器PROM固 定可編程固 定70年代初可編程邏輯陣列PLA可編程可編程固 定70年代中可編程陣列邏輯PAL可編程固 定固 定70年代末通用陣列邏輯GLA可編程固 定可組態(tài)80年代初PLD邏輯電路（1）可編程只讀存儲(chǔ)器PROM與陣列固定、或陣列可編程，但或陣列是采用燒斷熔絲進(jìn)行編程的，因此編程后不可再改變。如下圖所示容量為816的PROM：（2）可擦可編程只讀存儲(chǔ)器EPROM與PROM不同的是，EPROM具有可擦除功能，不再采用燒斷熔絲編程，而是利用紫外線進(jìn)行擦除。因此，可反復(fù)編程。（3）可編程陣列邏輯PAL該P(yáng)LD與陣列可編程、或陣列固定。也是采用燒斷熔絲進(jìn)行編程的。（4）可編程邏輯陣列PLA與PROM不同的是，PLA中的與陣列和或陣列均可編程，使用起來非常方便。也是采用燒斷熔絲進(jìn)行編程的。（5）通用陣列邏輯器件GAL繼承了PLD與—或結(jié)構(gòu)，但采用“輸出邏輯宏單元”。GAL具有可擦除、可重新編程、可重新組合等特點(diǎn)。PLD實(shí)現(xiàn)邏輯函數(shù)利用PLD可實(shí)現(xiàn)多種邏輯功能。例：實(shí)現(xiàn)多輸出函數(shù)Y1（A,B,C,D）＝∑（2,5,8）Y2（A,B,C,D）＝∑（3,6,9）Y3（A,B,C,D）＝∑（4,8,12）Y4（A,B,C,D）＝∑（1,5,9,11,15）PLD的開發(fā)利用利用PLD可實(shí)現(xiàn)多種邏輯功能，但必須根據(jù)實(shí)際應(yīng)用對(duì)其優(yōu)化、編程，該開發(fā)過程要結(jié)合計(jì)算機(jī)來完成。PLD開發(fā)一般要經(jīng)過設(shè)計(jì)準(zhǔn)備、計(jì)算機(jī)輸入、優(yōu)化處理、功能校驗(yàn)、器件編程等五個(gè)過程。（1）設(shè)計(jì)準(zhǔn)備根據(jù)實(shí)際要求，合理設(shè)計(jì)電路，要綜合考慮輸入端個(gè)數(shù)、輸出端個(gè)數(shù)、基本門個(gè)數(shù)、觸發(fā)器個(gè)數(shù)、器件管腳、速度、功耗等因素。（2）計(jì)算機(jī)輸入選擇合適的開發(fā)軟件，按照其規(guī)定的形式將設(shè)計(jì)思想以文件格式輸入計(jì)算機(jī)。一般有原理圖輸入、文字程序輸入、波形圖輸入等方式。（3）優(yōu)化處理計(jì)算機(jī)將輸入文件進(jìn)行優(yōu)化處理，產(chǎn)生對(duì)PLD編程用的編程文件。（4）功能校驗(yàn)根據(jù)產(chǎn)生的編程文件，利用計(jì)算機(jī)進(jìn)行模擬仿真，以驗(yàn)證電路的邏輯功能。（5）器件編程利用編程器將編程文件輸入到PLD中，以用于實(shí)際中，實(shí)現(xiàn)了對(duì)PLD的開發(fā)。第二部分 題目分析題1：時(shí)序電路如圖所示。（華中科技大學(xué)2005年試題）（1）寫出該電路的狀態(tài)方程、輸出方程； （2）列出狀態(tài)表并畫出狀態(tài)圖解：（1）輸出方程：將驅(qū)動(dòng)方程，帶入JK特征方程得狀態(tài)方程：，（2）狀態(tài)表X Z0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 00 11 01 10 11 01 10 000000001狀態(tài)圖要點(diǎn)：時(shí)序邏輯電路分析方法。題2：同步時(shí)序電路如圖，設(shè)初始狀態(tài)為100。（華中科技大學(xué)2006年試題）（1）寫出該電路的激勵(lì)方程、次態(tài)方程；（2）列出狀態(tài)表并畫出狀態(tài)圖；（3）描述邏輯功能，并檢查是否自啟動(dòng)解：（1）激勵(lì)方程，帶入D特征方程得次態(tài)方程：，（2）狀態(tài)表 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 10 1 11 0 11 1 00 0 00 1 11 0 01 1 1狀態(tài)圖（3）該電路為7個(gè)狀態(tài)循環(huán)的電路，不能自啟動(dòng)。要點(diǎn)：時(shí)序邏輯電路分析方法。題3：設(shè)計(jì)一個(gè)七進(jìn)制同步加計(jì)數(shù)器。如果計(jì)數(shù)器進(jìn)入多余狀態(tài)，要求保證在下個(gè)脈沖作用下，計(jì)數(shù)器能進(jìn)入有效態(tài)000。（合肥工業(yè)大學(xué)、青島海洋大學(xué)2005年試題）解：選擇3個(gè)同步工作的前沿觸發(fā)JK觸發(fā)器實(shí)現(xiàn)電路。并選取000、00001100、10110七個(gè)狀態(tài)為有效態(tài)，111為無效態(tài)。狀態(tài)圖為：進(jìn)一步得次態(tài)卡諾圖：由此得狀態(tài)方程：變換形式，使之與JK觸發(fā)器特征方程一致：得到驅(qū)動(dòng)方程：、由此作圖：要點(diǎn)：時(shí)序邏輯電路設(shè)計(jì)方法。題4：利用邊沿D觸發(fā)器設(shè)計(jì)一個(gè)同步時(shí)序電路，其狀態(tài)如下左圖所示，并設(shè)S0、SS2編碼分別為00、010。（青島海洋大學(xué)2006年試題）解：將狀態(tài)圖變?yōu)橛覉D所示形式。 選用2個(gè)前沿D觸發(fā)器，由狀態(tài)圖得輸出卡諾圖及次態(tài)卡諾圖：由此得狀態(tài)方程及輸出方程： D觸發(fā)器特征方程比較得驅(qū)動(dòng)方程： 作圖：要點(diǎn)：時(shí)序邏輯電路設(shè)計(jì)方法。196
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