時序邏輯電路設(shè)計脈沖分配器-資料下載頁
2025-06-30 04:03本頁面
【正文】 驗是本學(xué)期最后一個實驗，實驗要求完成的內(nèi)容較多，但很多內(nèi)容已經(jīng)在先前的實驗中被反復(fù)提及，但我卻在這最后一次的實驗中犯了一個基礎(chǔ)錯誤——CP脈沖不能串聯(lián)接線，導(dǎo)致我在第一步的同步二進(jìn)制加法計數(shù)器的接線中浪費了許多時間。因此可以知道掌握數(shù)字電路實際情況的一些注意事項的重要性，與未來我們可能面對的電路相比，本次實驗絕對是微不足道的，在那時這樣的小錯誤帶來的影響就更加難以估計了。在第一個實驗中我們使用了4個JK觸發(fā)器，第二個實驗使用了3個D觸發(fā)器，還有一系列的邏輯門，可見本次實驗中各個電路的接線是極其復(fù)雜的。在這樣的情況下，自下而上的接線方式就更加體現(xiàn)出優(yōu)勢來了，每完成實驗的一個環(huán)節(jié)都對目前的情況進(jìn)行測試與調(diào)試，以免錯誤不斷積累，導(dǎo)致最后難以找到錯誤發(fā)生的原因，這樣保證了電路一定的準(zhǔn)確性。本次實驗完成的第一個步驟是實驗設(shè)計：對要實現(xiàn)的功能進(jìn)行分析，畫出狀態(tài)轉(zhuǎn)換圖，得到真值表，利用卡諾圖獲得函數(shù)表達(dá)式。這一過程是我們在理論課中已經(jīng)學(xué)習(xí)的，但在本次實驗中才真正理論運用于實踐，了解實驗設(shè)計這一流程對于我們自主地完成一些功能的實現(xiàn)是極其有幫助的，這也是本次實驗最根本的目的。
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