【正文】 ，我們認為熱噪聲來源于開關和運放，為了簡化計算，假定運放輸入端寄生電容可以忽略運放增益為理想增益。在Φ1時鐘相噪聲只來自于開關的貢獻，存儲在電容上的噪聲電壓為 ()為MDAC總的電容，總噪聲點何為 ()在Φ2相這些電荷轉化為電容上的電壓，根據(jù)電荷守恒Φ1期間總的噪聲導致MDAC的輸出為 ()，噪聲源和代表了開關導通電阻的熱噪聲而代表了運放的熱噪聲。在時鐘相Φ2三個噪聲源都有貢獻噪聲。其中某個噪聲源對電路輸出可以表示為 時鐘相Φ2的噪聲源Figure the noise sources on clock phase Φ2 ()其中為噪聲源k的譜密度，為噪聲源k和MDAC輸出指點的增益，為噪聲帶寬，可以表示為 () 為反饋因子，為運放單位增益帶寬。系數(shù)可以表示為， （）相應的譜密度, （）其中gm為運放的輸入跨導，nt為噪聲貢獻因子，R1為輸入開關電阻，R2為運放反饋環(huán)路開關電阻。通常來講，1/gm比開關的導通電阻大，這種情況下運放對熱噪聲的貢獻占主要地位[29] （）單位增益帶寬，因此 （）輸出總噪聲就是兩個時鐘相噪聲貢獻的和，即 （）如果負載電容和采樣電容大小相等，即。當N比較大時，噪聲由決定，也即采樣電容的KT/C噪聲。這種情況下，MDAC的輸入相關噪聲可以通過輸出相關噪聲除以MDAC增益的平方來計算，即 （）從上式可以得出結論，總噪聲取決于電路中的電容，而不是gm。式（）還代表了總的噪聲功率。如果MDAC的輸出被另一個SC電路采樣，那么總噪聲功率將被折疊到Nyquist帶寬中。雖然如此，但是如果該電路被用作DAC并且模擬信號沒有被采樣，在Φ2產(chǎn)生的噪聲功率會被均勻的分不到噪聲帶寬中。因此，噪聲帶寬通常比采樣頻率大得多，只有一小部分運放噪聲功率落在信號帶寬之內(nèi)。通過上面的分析，對于高精度高速ADC運放噪聲對第一級MDAC可以忽略不計。MDAC的性能從根本上受采樣電容KT/C噪聲的影響。這是對大的級分辨率合理的假設，對第一級最為關鍵。第一級MDAC相關輸入噪聲可以近似為 （）其中C1為第一級單位電容大小，n1為第一級分辨率，改值必須小于量化噪聲。量化噪聲為 （）由熱噪聲小于量化噪聲，我們得出 （）因此，第一級總采樣電容獨立于級分辨率。對于第i級 （）其中ri為第i級到最后一級的分辨率，因此在大級分辨率下，總的采樣電容很?。ǖ谝患壋猓Ｔ从谏厦娴南拗茥l件，每次只考慮單獨一級，所有的熱噪聲源會對總噪聲有貢獻。輸入相關總熱噪聲均方根值為 ()其中是MDAC第i級噪聲貢獻，Gi為殘差增益因子，m為級數(shù)。當增益因子Gi很大時，該級以后的熱噪聲就會被削弱。因此電容的大小根據(jù)式（）會非常小，但是由于時鐘饋通等其他因素電容又必須足夠大。因此如果有大的級分辨率，第一級的噪聲就會決定整個ADC的總噪聲。對于小的級分辨率，這些級共同影響著總噪聲并且電容大小必須滿足式（）。當熱噪聲等于量化噪聲時SNR下降3dB，因此電容在實際設計中必須為其它噪聲源留有余地。從以上分析得出結論，采用大級分辨率可以在后級使用小的電容，這是對功率損耗方面有利的。 受限帶寬假定系統(tǒng)為單極系統(tǒng)，相對建立誤差為 （）ts為有效建立時間，為電路的3dB帶寬。第一級之所以是設計關鍵因為他需要最高的精度。第一級MDAC閉環(huán)3dB帶寬為（假定單極運放） ()Cload為運放輸出端負載電容，n1為第一級分辨率，C1為第一級MDAC單位電容，Cp為運放輸入端的寄生電容。負載電容Cload大小對電路速度有很大影響。它包含了運放輸出端寄生電容，MDAC電容的負載和后級采樣電容。負載電容可以表示為 ()C2為第二級電位電容，n2為第二級分辨率，Cp，out1為第一級運放輸出端寄生電容。為了便于分析，我們忽略寄生電容，帶寬近似表達式為 ()C2理論最小值由式（）決定，因此 ()有的情況下，為了節(jié)省設計時間所有級采用相同的設計并不把功耗作為首要考慮因素。這里采樣電容比前面的熱噪聲限制條件下大得多，但是第二級采樣電容不可以超過第一級。因此上限為： ()當采樣電容的大小和噪聲限制條件相等時，由式（）、（）、（）并且誤差小于剩余分辨率的1/2LSB，可以得到 ()為采樣頻率。當其他級采樣電容都和第二級相同時，同理可得 ()從結果可以看出，如果MDAC負載電容很小，最大隨級分辨率增加而增加。如果負載電容很大，最大隨級分辨率增加而降低。在實際設計中，負載電容常介于兩個極值之間，因此級分辨率改變對速度沒有很大的影響[30]。在擺率受限時，我們可以得到MDAC的輸出電壓 ()為時輸出電壓步長，SR為擺率，為3dB帶寬，ts為有效建立時間，為線性建立條件下最大步長，其表達式為 ()如果建立受SR限制，3dB帶寬必須必線性條件下高。SR越小需要的帶寬越大。如果MDAC的反饋因子很小時，線性建立很容易實現(xiàn)。由于反饋因子，級分辨率越高建立的線性度越好。 電容匹配MDAC電容不匹配從根本上限制了ADC的線性度。通過之前的分析，我們知道第一級DAC線性度必須滿足整體ADC精度的要求[31]。雖然級分辨率的改變會影響電容匹配，但是器件匹配對性能的影響依賴于具體電路實現(xiàn)，下面我們就具體分析。我們假定電容匹配誤差正常分布并且在統(tǒng)計上獨立。比較不同的第一級分辨率對Pipeline ADC性能影響并假設除第一級以外所有級不受誤差影響。所有的轉換器都是15bit，%2%的Matlab仿真圖。，而如果電容匹配度提高2倍那么分辨率提高1bit ENOB。當然達到的電容匹配度依賴于版圖和工藝，但是對于改進型相關電容匹配度我們認為第一級大分辨更好。在上面的例子中，我們有意的使匹配誤差增大來避免量化誤差影響結果。 Pipeline ADC MDAC開關電容不匹配的影響Figure effect of capacitor mismatch in SC MDAC of Pipeline ADC MDAC電路設計圖 MDAC中的兩級運放原理圖Figure diagram of twostage in MDAC 對于第一級MDAC來講，由于其需要具有系統(tǒng)最高的精度，因此MDAC中的運放設計就至關重要，需要同時滿足增益、速度和功耗方面的限制。由于本設計的ADC具有14位的高精度，因此對運放的增益要求較高，而普通的單級套筒式運放要得到如此高的增益條件以及越來越短的溝道尺寸條件下，則需要嵌套2層或更多的增益增強運放，因此會使得doublet問題相當突出，在同時面對高速的情況下功耗會急劇增加[32]。所以我們采用了兩級運放來解決增益、速度、功耗、復雜度之間的矛盾。圖 兩級運放電路設計Figure Twostage opam circuit design 此運放的增益為： () 單位增益帶寬為： () 極點位置： () () 其中，R1為第一級輸出阻抗，R2為第二級輸出阻抗，C1和C2分別為每級輸出節(jié)點的總電容。通過之前的分析，本文設計的MDAC 運放直流增益需要達到90dB，考慮到jitter以及寄生參數(shù)，增加了12dB的裕量，因此此運放的增益為大于100dB，增益帶寬積1GHz。 MDAC運放共享設計為了進一步降低系統(tǒng)功耗，對第2級、第3級的MDAC中的運放采用了運放共享的設計，即由于級與級之間采樣、保持過程的交替性，只設計一個運放，通過合適的時序控制來達到交替進行第3級的采樣、保持過程。 運放共享電路Figure Opam sharing circuit 4相非交疊時鐘Figure nonoverlapping clock phase對于4位乘法型數(shù)模轉換單元：在采樣相時，S1A/ΦS1B/ΦS3A/ΦS3B/Φ1導通， S2A/ΦS2B/ΦS4A/Φ2’、S4B/Φ2’、S5A/Φ2’、S5B/Φ2’關斷，A1的輸出端與A2的輸入端關斷，C1A、C1B兩端電壓分別跟蹤差分輸入模擬信號VINP、VINN，C2A、C2B兩端電壓虛地。在放大相時，S1A/ΦS1B/ΦS3A/ΦS3B/Φ1關斷，S2A/ΦS2B/ΦS4A/Φ2’、S4B/Φ2’、S5A/Φ2’、S5B/Φ2’導通，A1的輸出端與A2的輸入端導通，C1A、C1B兩端電壓虛地，C2A、C2B兩端電荷與上一次采樣狀態(tài)下的C1A、C1B兩端電荷相等，因此產(chǎn)生的電壓增益分別為C1A/C2A、C1B/C2B，由于C1A=C1B=8C2A=8C2B，最終實現(xiàn)了8倍放大功能。：在采樣相時，S7A/Φ2’、S7B/Φ2’導通，S6A/Φ1’、S6B/Φ1’關斷，A1的輸出端與A2的輸入端導通，C3A、C3B、C4A、C4B兩端電壓分別跟蹤4位乘法型數(shù)模轉換單元的差分輸出模擬信號。在放大相時，S7A/Φ2’、S7B/Φ2’關斷，S6A/Φ1’、S6B/Φ1’導通，A1的輸出端與A2的輸入端關斷，C3A、C3B兩端電壓虛地，C4A、C4B兩端電荷與上一次采樣狀態(tài)下的C3A、C3B、C4A、C4B兩端電荷相等，產(chǎn)生的電壓增益分別（C3A+C4A）/ C4A、（C3B+C4B）/ C4B，由于C3A=C3B=C4A=C4B，最終實現(xiàn)了2倍放大功能。C4A、C4B具有采樣、放大、補償?shù)热N功能；，開關S7A/Φ2’、S7B/Φ2’導通，C4A與C3A并聯(lián)、C4B與C3B并聯(lián)，它們分別構成了兩組采樣電容；，開關S7A/Φ2’、S7B/Φ2’關斷，C4A、C4B將A2的輸入端與輸出端相連，把之前積累的電荷轉移到輸出端，從而起到放大作用；C4A、C4B始終跨接于A2的輸入輸出端，起到補償作用。，分別包括ΦΦΦ1’、Φ2’四個相位，其中Φ1與Φ2反相，Φ1’與Φ2’反相。當4相非交疊時鐘的電壓為高時，開關導通；當4相非交疊時鐘的電壓為低時，開關關斷；當ΦΦ1’導通，ΦΦ2’關斷時，4位乘法型數(shù)模轉換單元工作在采樣相，；當ΦΦ1’ 關斷，ΦΦ2’ 導通時，4位乘法型數(shù)模轉換單元工作在放大相。因此。為確保電荷守恒，防止引入誤差，必須要求4相非交疊時鐘ΦΦΦ1’、Φ2具有一定的開關順序，具體為：Φ1’在Φ1導通前導通、在Φ1關斷后關斷，Φ2在Φ2’導通前導通、在Φ2’關斷后關斷。 SubADCPipeline ADC 的另外一個重要的組成模塊就是每一級的subADC。通常subADC采用flash結構并且分辨率低于5bit。，這些比較器的閾值電壓由電路中的電阻串聯(lián)來提供，輸出通過Bubble校正邏輯降低閾值誤差。需要注意的是，輸出字為溫度編碼，所以Bubble校正之后，編碼電路必須將其譯成二進制碼以降低數(shù)據(jù)線寬。SubADC除了flash功能之外，它還要為MDAC模塊提供DAC控制信號。DAC控制信號延遲時間非常關鍵而且必須在實際設計中減小它，否則它將占據(jù)MDAC的建立時間并限制整個ADC的速度[33]。 典型的subADC結構Figure structure of a typical subADC下面我們就subADC核心部分說明subADC工作原理。Sub_ADC中的設計重點為比較器，需要達到高速、低功耗、低offset，不過由于每級使用了冗余位，結合數(shù)字校正算法，可極大的降低對比較器offset的要求，只需要達到本級的分辨率即可[34]。雖然使用動態(tài)鎖存比較器是低功耗的一個趨勢，但是由于器件尺寸的不斷減小以及對面積的限制越來越大，器件的不匹配引起的offset現(xiàn)象越來越嚴重，同時由于開關電容技術，回踢噪聲的影響也越來越顯著，所以我們在鎖存器前面保留了預防大運放，用于進一步減小offset以及回踢噪聲的影響。 subADC的運放實現(xiàn)Figure implementation of the opam in the subADC其中。該預放大的輸入結構為4管輸入，包括兩個差分對，分別接與，以及與。而與傳統(tǒng)上的Vin一個差分對，Vref一個差分對不同，這是為了在輸入接近參考電壓時，差分管保持大的增益和帶寬；而在另一種接法下，運放差分對會出現(xiàn)差分電壓過大的情況，會減小跨導和增益，從而使得整個比較器的offset較高，其輸出電壓為： () subADC的運放電路Figure opam circuits in the subADC 。本質是尾對尾的兩個反相器，在初始電壓足夠高的情況下，經(jīng)過正反饋使得初始電壓差被放大到電源電壓大小，而且由于正反饋的引入，能夠達到很高的速度，并且之前有預放大器的存在，會提高初始差分電壓差大小，從另一個方面也增加放大速度[35]。 鎖存比較器電路圖Figure graph of latch parator circuit Flash ADC本課題最后一級采用全并行（flash）ADC，為了簡化設計難度，采用和中間級相同的比較器結構（，，）。因此這里不再重復說明。