【正文】 DAC。在采樣相，和為高，此時開關(guān)S1~4導(dǎo)通，輸入信號連接到所有的電容的下極板并且運放與共模電壓連接，在時鐘相下降沿完成采樣。對MDAC的電路結(jié)構(gòu)和工作原理分析之后，我們分別對采樣相和保持相SC MDAC電路單獨分析，從而得出傳輸函數(shù)。假定運放的直流增益是A0，運放輸入節(jié)點的寄生電容是Cp。有限直流增益會引入增益誤差，根據(jù)前面的分析增益誤差近似為 ()該誤差必須小于Pipeline ADC剩余級所有分辨率的1/2LSB,因此第一級需要最高的直流增益。 MDAC中的噪聲原則上，在晶體管電路中存在兩種類型的噪聲：熱噪聲和1/f噪聲。① KT/C噪聲當信號被采樣到電容時，采樣開關(guān)產(chǎn)生的熱噪聲就會混疊其中。有效信號擺幅同時加倍，因此動態(tài)范圍提高了3dB。對于套筒式結(jié)構(gòu)運算放大器噪聲貢獻因子nt很小，因此就噪聲方面來說套筒式結(jié)構(gòu)式最佳選擇。在Φ1時鐘相噪聲只來自于開關(guān)的貢獻，存儲在電容上的噪聲電壓為 ()為MDAC總的電容，總噪聲點何為 ()在Φ2相這些電荷轉(zhuǎn)化為電容上的電壓，根據(jù)電荷守恒Φ1期間總的噪聲導(dǎo)致MDAC的輸出為 ()，噪聲源和代表了開關(guān)導(dǎo)通電阻的熱噪聲而代表了運放的熱噪聲。通常來講，1/gm比開關(guān)的導(dǎo)通電阻大，這種情況下運放對熱噪聲的貢獻占主要地位[29] （）單位增益帶寬，因此 （）輸出總噪聲就是兩個時鐘相噪聲貢獻的和，即 （）如果負載電容和采樣電容大小相等，即。如果MDAC的輸出被另一個SC電路采樣，那么總噪聲功率將被折疊到Nyquist帶寬中。MDAC的性能從根本上受采樣電容KT/C噪聲的影響。對于第i級 （）其中ri為第i級到最后一級的分辨率，因此在大級分辨率下，總的采樣電容很?。ǖ谝患壋猓?。因此電容的大小根據(jù)式（）會非常小，但是由于時鐘饋通等其他因素電容又必須足夠大。從以上分析得出結(jié)論，采用大級分辨率可以在后級使用小的電容，這是對功率損耗方面有利的。負載電容Cload大小對電路速度有很大影響。這里采樣電容比前面的熱噪聲限制條件下大得多，但是第二級采樣電容不可以超過第一級。在實際設(shè)計中，負載電容常介于兩個極值之間，因此級分辨率改變對速度沒有很大的影響[30]。由于反饋因子，級分辨率越高建立的線性度越好。我們假定電容匹配誤差正常分布并且在統(tǒng)計上獨立。當然達到的電容匹配度依賴于版圖和工藝，但是對于改進型相關(guān)電容匹配度我們認為第一級大分辨更好。所以我們采用了兩級運放來解決增益、速度、功耗、復(fù)雜度之間的矛盾。 運放共享電路Figure Opam sharing circuit 4相非交疊時鐘Figure nonoverlapping clock phase對于4位乘法型數(shù)模轉(zhuǎn)換單元：在采樣相時，S1A/ΦS1B/ΦS3A/ΦS3B/Φ1導(dǎo)通， S2A/ΦS2B/ΦS4A/Φ2’、S4B/Φ2’、S5A/Φ2’、S5B/Φ2’關(guān)斷，A1的輸出端與A2的輸入端關(guān)斷，C1A、C1B兩端電壓分別跟蹤差分輸入模擬信號VINP、VINN，C2A、C2B兩端電壓虛地。C4A、C4B具有采樣、放大、補償?shù)热N功能；，開關(guān)S7A/Φ2’、S7B/Φ2’導(dǎo)通，C4A與C3A并聯(lián)、C4B與C3B并聯(lián)，它們分別構(gòu)成了兩組采樣電容；，開關(guān)S7A/Φ2’、S7B/Φ2’關(guān)斷，C4A、C4B將A2的輸入端與輸出端相連，把之前積累的電荷轉(zhuǎn)移到輸出端，從而起到放大作用；C4A、C4B始終跨接于A2的輸入輸出端，起到補償作用。為確保電荷守恒，防止引入誤差，必須要求4相非交疊時鐘ΦΦΦ1’、Φ2具有一定的開關(guān)順序，具體為：Φ1’在Φ1導(dǎo)通前導(dǎo)通、在Φ1關(guān)斷后關(guān)斷，Φ2在Φ2’導(dǎo)通前導(dǎo)通、在Φ2’關(guān)斷后關(guān)斷。需要注意的是，輸出字為溫度編碼，所以Bubble校正之后，編碼電路必須將其譯成二進制碼以降低數(shù)據(jù)線寬。Sub_ADC中的設(shè)計重點為比較器，需要達到高速、低功耗、低offset，不過由于每級使用了冗余位，結(jié)合數(shù)字校正算法，可極大的降低對比較器offset的要求，只需要達到本級的分辨率即可[34]。而與傳統(tǒng)上的Vin一個差分對，Vref一個差分對不同，這是為了在輸入接近參考電壓時，差分管保持大的增益和帶寬；而在另一種接法下，運放差分對會出現(xiàn)差分電壓過大的情況，會減小跨導(dǎo)和增益，從而使得整個比較器的offset較高，其輸出電壓為： () subADC的運放電路Figure opam circuits in the subADC 。 時。 鎖存比較器電路圖Figure graph of latch parator circuit Flash ADC本課題最后一級采用全并行（flash）ADC，為了簡化設(shè)計難度，采用和中間級相同的比較器結(jié)構(gòu)（，）。 subADC的運放實現(xiàn)Figure implementation of the opam in the subADC其中。DAC控制信號延遲時間非常關(guān)鍵而且必須在實際設(shè)計中減小它，否則它將占據(jù)MDAC的建立時間并限制整個ADC的速度[33]。通常subADC采用flash結(jié)構(gòu)并且分辨率低于5bit。當4相非交疊時鐘的電壓為高時，開關(guān)導(dǎo)通；當4相非交疊時鐘的電壓為低時，開關(guān)關(guān)斷；當ΦΦ1’導(dǎo)通，ΦΦ2’關(guān)斷時，4位乘法型數(shù)模轉(zhuǎn)換單元工作在采樣相，；當ΦΦ1’ 關(guān)斷，ΦΦ2’ 導(dǎo)通時，4位乘法型數(shù)模轉(zhuǎn)換單元工作在放大相。：在采樣相時，S7A/Φ2’、S7B/Φ2’導(dǎo)通，S6A/Φ1’、S6B/Φ1’關(guān)斷，A1的輸出端與A2的輸入端導(dǎo)通，C3A、C3B、C4A、C4B兩端電壓分別跟蹤4位乘法型數(shù)模轉(zhuǎn)換單元的差分輸出模擬信號。通過之前的分析，本文設(shè)計的MDAC 運放直流增益需要達到90dB，考慮到j(luò)itter以及寄生參數(shù)，增加了12dB的裕量，因此此運放的增益為大于100dB，增益帶寬積1GHz。 Pipeline ADC MDAC開關(guān)電容不匹配的影響Figure effect of capacitor mismatch in SC MDAC of Pipeline ADC MDAC電路設(shè)計圖 MDAC中的兩級運放原理圖Figure diagram of twostage in MDAC 對于第一級MDAC來講，由于其需要具有系統(tǒng)最高的精度，因此MDAC中的運放設(shè)計就至關(guān)重要，需要同時滿足增益、速度和功耗方面的限制。所有的轉(zhuǎn)換器都是15bit，%2%的Matlab仿真圖。通過之前的分析，我們知道第一級DAC線性度必須滿足整體ADC精度的要求[31]。SR越小需要的帶寬越大。當其他級采樣電容都和第二級相同時，同理可得 ()從結(jié)果可以看出，如果MDAC負載電容很小，最大隨級分辨率增加而增加。負載電容可以表示為 ()C2為第二級電位電容，n2為第二級分辨率，Cp，out1為第一級運放輸出端寄生電容。第一級之所以是設(shè)計關(guān)鍵因為他需要最高的精度。對于小的級分辨率，這些級共同影響著總噪聲并且電容大小必須滿足式（）。輸入相關(guān)總熱噪聲均方根值為 ()其中是MDAC第i級噪聲貢獻，Gi為殘差增益因子，m為級數(shù)。第一級MDAC相關(guān)輸入噪聲可以近似為 （）其中C1為第一級單位電容大小，n1為第一級分辨率，改值必須小于量化噪聲。因此，噪聲帶寬通常比采樣頻率大得多，只有一小部分運放噪聲功率落在信號帶寬之內(nèi)。這種情況下，MDAC的輸入相關(guān)噪聲可以通過輸出相關(guān)噪聲除以MDAC增益的平方來計算，即 （）從上式可以得出結(jié)論，總噪聲取決于電路中的電容，而不是gm。其中某個噪聲源對電路輸出可以表示為 時鐘相Φ2的噪聲源Figure the noise sources on clock phase Φ2 ()其中為噪聲源k的譜密度，為噪聲源k和MDAC輸出指點的增益，為噪聲帶寬，可以表示為 () 為反饋因子，為運放單位增益帶寬。所以使用全差分結(jié)構(gòu)電路在僅考慮運放噪聲時動態(tài)范圍增加了6dB。通過上式看出，可以增加輸入跨導(dǎo)或者降低噪聲貢獻因子來降低相關(guān)輸入噪聲。在信號帶寬中的噪聲為 ()k為波爾茲曼系數(shù)，T為絕對溫度，C為采樣電容，fs為采樣頻率，OSR為過采樣率。1/f噪聲主要在低頻電路中其決定性作用而熱噪聲主要是寬頻帶的電路中。然而單位電容C在比較高的級分辨率中通常都是比較小的，這就會使的比值變大。在此時鐘相，電容頂極板總的電荷為 （）其中，0由SubDAC的數(shù)字輸出決定，并且考慮到所有電容都為單位電容C，然后根據(jù)電荷守恒，也即，可得到輸入輸出關(guān)系為： （）其中為運放輸入節(jié)點總電容，DAC的參考電壓為, ()FS為轉(zhuǎn)換器的滿量程輸入擺幅。圖中所示的MDAC有Nbit輸入，bn1 …，b1，其中bn1最高有效位（MSB）和b0最低有效位（LSB）。因為沒有直流通路，所以來自開關(guān)的電荷注入并不能改變電容上的電荷。 MDAC電路結(jié)構(gòu) ，兩種結(jié)構(gòu)同時包含了運算放大器和采樣電容開關(guān)，兩相非交疊時鐘和用來驅(qū)動開關(guān)，兩個額外的時鐘和用來減少來自開關(guān)的電荷注入誤差。除了功耗優(yōu)勢之外，套筒式放大器由于高的壓擺率、高非主極點和更少的噪聲，他可以達到更快的速度。假定每一個晶體管最大源漏極電壓的平均值大約400mV，我們還可以假設(shè)供電電壓為5V，對于基于電流鏡或者可調(diào)節(jié)共源共柵放大器，滿差分輸出信號擺幅為。輸入相關(guān)噪聲譜密度為 （）其中，、分別為M0(M1)和M6(M7)的跨導(dǎo)。這對于實際設(shè)計中200500mV的有效柵壓高出太多。下面我們就這種結(jié)構(gòu)的運放速度做出分析。直流增益計算主要考慮輸出信號靜態(tài)誤差，假設(shè)運放直流增益為A， （）為反饋系數(shù)。,套筒式結(jié)構(gòu)在增益、速度、功耗及噪聲方面都表現(xiàn)出了很高的性能。晶體管NMOS5與NMOS5’晶體管為串聯(lián)連接，時為了防止晶體管NMOS5的柵漏電壓在時鐘為高的時候達到2倍電源電壓值。為了使NMOS6導(dǎo)通，其柵源電壓必須足夠高，比如PMOS2就必須接著導(dǎo)通。當把PMOS4管的柵極直接接到時鐘上，在時鐘為高時，PMOS4的柵源電壓為VDD，不能保證其關(guān)斷。首先必須保證NMOS管NMOS1和采樣主開關(guān)導(dǎo)通VDD的電壓。因此盡管輸入信號幅值變化的很快，但是主采樣開關(guān)的導(dǎo)通電阻被保持在固定值，這種結(jié)構(gòu)的結(jié)果就是非線性被消除。更為重要的是，當開關(guān)用于Pipeline ADC 第一級采樣保持電路的采樣開關(guān)時，導(dǎo)通電阻非線性就必須考慮。COMS開關(guān)通常用于高低電壓變化的信號路徑。由于這種結(jié)構(gòu)在采樣和保持階段只有一個電容。 只有一個電容的SC結(jié)構(gòu)Figure SC circuit with one capacitor，在這種結(jié)構(gòu)中，信號被同時采樣到和上，得到的傳輸函數(shù)為 （） 采樣反饋共享結(jié)構(gòu)Figure SC circuit with CF shared as a sampling capacitor這種結(jié)構(gòu)，反饋電容在不同的時鐘相被分別作為采樣電容和反饋電容，目的是為了提高反饋系數(shù)。，在采樣相和保持相共用相同的電容，所以這種結(jié)構(gòu)并不能不能實現(xiàn)增益功能，但是消除了電容失配的問題，同時還減小了芯片面積。，在理想運算放大器和MOS開關(guān)的假設(shè)前提下，運算放大器將采樣電容CS上的信號電荷傳輸?shù)椒答侂娙荩ㄈ缂^所示）。在分析中，假設(shè)運算放大器均為理想情況。在Pipeline ADC中，S/H在ADC前端，短時間之內(nèi)完成采樣任務(wù)，保持足夠長的時間以便ADC轉(zhuǎn)換器能完成轉(zhuǎn)換操作。除了白噪聲，S/H電路還受閃爍噪聲或者1/f噪聲的影響。放大器的內(nèi)部噪聲增加了MOS開關(guān)導(dǎo)通電阻熱噪聲的功率。它的微商等于余弦函數(shù)乘以角頻率，這表明電壓信號誤差與頻率和輸入信號幅值成比例關(guān)系。在采樣過程中，時鐘抖動轉(zhuǎn)變?yōu)樵龇`差。為了克服這個問題，高分辨率應(yīng)用中主流的解決方法就是使用過采樣結(jié)構(gòu)，在這種結(jié)構(gòu)中，電容值的大小會隨著過采樣比率線性的減小。在ADC中通常要求熱噪聲功率小于量化噪聲功率，而量化噪聲功率LSB2/12，這就為采樣電容值設(shè)置了下限，見式（） ()其中N為ADC的分辨率，VFS為ADC相應(yīng)的滿幅值范圍。電容上采樣得到的信號將不僅是信號部分，還包括在采樣時加入到電容中的熱噪聲部分。噪聲的主要來源如下：、閃爍噪聲(1/f噪聲)和散粒噪聲，高頻開關(guān)電容采樣系統(tǒng)應(yīng)用中，閃爍噪聲和散粒噪聲對系統(tǒng)總噪聲的貢獻可以忽略；；、時鐘和地線以及襯底來的直接耦合或電路耦合噪聲。最后從總的框架上確立了14bit 40MSPS Pipeline ADC的系統(tǒng)結(jié)構(gòu)。 數(shù)字校正電路Figure digital correction circuit ADC系統(tǒng)結(jié)構(gòu)14位40MSPS A/D轉(zhuǎn)換器采用7級流水線結(jié)構(gòu)，輸出數(shù)據(jù)位寬度為4位；，每級輸出2位數(shù)據(jù)，4級總共輸出8位數(shù)據(jù)；最后為4位全并行A/D轉(zhuǎn)換器，輸出4位量化后數(shù)據(jù)。由于流水線級每級都帶有冗余位，因此需要通過算法來去掉冗余位，并通過冗余位校正比較器的offset，可極大的降低比較器的設(shè)計難度。然而，這里可以僅通過冗余錯位相加的加法來校正誤差產(chǎn)生正確的輸出碼1000。在相同的輸入Vin（1）和Vin（2）下。 常見數(shù)字校正方法的2 bit