【正文】 和電路結(jié)構(gòu)的介紹。在本設(shè)計中，由于ADC具有14位的分辨率，我們使用4pF以增加設(shè)計裕量。但是在高頻（幾兆赫茲的時鐘頻率）應(yīng)用領(lǐng)域，白噪聲占主導(dǎo)地位，閃爍噪聲對系統(tǒng)噪聲的貢獻可以忽略，在噪聲混疊情況下尤為如此。此外，此種結(jié)構(gòu)具有最大的反饋系數(shù)，所以其中的運放速度要求比前者降低。否則就會由非線性開關(guān)引入非線性問題，特別是在低電壓和高速設(shè)計中尤為重要[26]。在這里管NMOS6’就是充當(dāng)這個條件，它是使管PMOS2導(dǎo)通的管子。單位增益帶寬可以用下式表示 ()是輸入差分對管M0和M1的跨導(dǎo)，是負載電容。因此，開關(guān)電容應(yīng)用中套筒式結(jié)構(gòu)多數(shù)情況下是最佳選擇。 ，圖 級傳輸函數(shù)Figure Input/output transfer function of the stage在前面我們得到了帶有有限運放增益的傳輸函數(shù) ()A0是直流增益，Ctotal是運放輸入端在保持相總的電容。由于會導(dǎo)致增加噪聲帶寬的后果，增加輸入跨導(dǎo)的方法幾乎不可行。通過上面的分析，對于高精度高速ADC運放噪聲對第一級MDAC可以忽略不計。第一級MDAC閉環(huán)3dB帶寬為（假定單極運放） ()Cload為運放輸出端負載電容，n1為第一級分辨率，C1為第一級MDAC單位電容，Cp為運放輸入端的寄生電容。雖然級分辨率的改變會影響電容匹配，但是器件匹配對性能的影響依賴于具體電路實現(xiàn)，下面我們就具體分析。在放大相時，S7A/Φ2’、S7B/Φ2’關(guān)斷，S6A/Φ1’、S6B/Φ1’導(dǎo)通，A1的輸出端與A2的輸入端關(guān)斷，C3A、C3B兩端電壓虛地，C4A、C4B兩端電荷與上一次采樣狀態(tài)下的C3A、C3B、C4A、C4B兩端電荷相等，產(chǎn)生的電壓增益分別（C3A+C4A）/ C4A、（C3B+C4B）/ C4B，由于C3A=C3B=C4A=C4B，最終實現(xiàn)了2倍放大功能。該預(yù)放大的輸入結(jié)構(gòu)為4管輸入，包括兩個差分對，分別接與，以及與。 典型的subADC結(jié)構(gòu)Figure structure of a typical subADC下面我們就subADC核心部分說明subADC工作原理。 MDAC運放共享設(shè)計為了進一步降低系統(tǒng)功耗，對第2級、第3級的MDAC中的運放采用了運放共享的設(shè)計，即由于級與級之間采樣、保持過程的交替性，只設(shè)計一個運放，通過合適的時序控制來達到交替進行第3級的采樣、保持過程。如果MDAC的反饋因子很小時，線性建立很容易實現(xiàn)。當(dāng)熱噪聲等于量化噪聲時SNR下降3dB，因此電容在實際設(shè)計中必須為其它噪聲源留有余地。式（）還代表了總的噪聲功率。如果電路是全差分結(jié)構(gòu)，正負極的采樣電容為C，那么信號帶寬內(nèi)的KT/C噪聲是（）式的2倍。使用1bit數(shù)字校正因此殘差增益會減小2倍。套筒式結(jié)構(gòu)，增加了共源共柵晶體管因此輸出信號擺幅變成了。運放直流增益靜態(tài)誤差應(yīng)該小于剩余分辨率， ()時，第一級開環(huán)運放直流增益A90dB。所以晶體管PMOS4的柵極只能采樣開關(guān)的柵極上，在時鐘為高時保證晶體管可靠的關(guān)斷，相反在時鐘為高的時，需要保證其可靠的導(dǎo)通。設(shè)計MOS開關(guān)的兩個主要問題是導(dǎo)通電阻和電荷注入[25]。如果CS和是大小不同的電容，那么信號傳輸?shù)紺F以后運算放大器的輸出端電壓為 （） 獨立采樣反饋電容的SC結(jié)構(gòu)Figure configuration with separate CS and 在采樣相時，輸入信號的瞬時值被采樣到采樣電容上。在無源采樣過程中，噪聲受到RC時間常量的聯(lián)合限制。在有些情況應(yīng)用場合下，要求較為嚴格，僅要求信噪比SNR有1dB的衰減。7級流水線的數(shù)據(jù)輸出首先進入延遲對準模塊，進行延遲調(diào)整后進入數(shù)字校正模塊，最終形成14位數(shù)據(jù)輸出。在改進型數(shù)字校正方法中，這兩個問題都可以通過人為地對閾值電壓加入系統(tǒng)失調(diào)來避免這些問題。它的優(yōu)點在于用加法器實現(xiàn)減法邏輯避免了減法繁雜的運算[17]。在流水線級中的主要誤差源為熱噪聲和電容失配,兩者都與每級的信號電容成比例關(guān)系。當(dāng)輸入電壓剛剛超過第一個比較器的閾值時，輸出會出現(xiàn)最壞的值，這是因為在這一點,最小可檢測的電壓被用來與相減，從而得到最大的相對誤差電壓： （）從而得到由電容失配引起的RMS殘差電壓誤差為： （）此誤差項必須小于剩余級的1/4LSB，即 （）由以上可得，在多位前端級中允許的電容匹配精度為： （）上式就給出了在K位的級中，為了達到系統(tǒng)N位的分辨率所需要的電容匹配精度。最后，流水線型模數(shù)轉(zhuǎn)換器在精度和速度上具有天生的優(yōu)勢，是高速高精度數(shù)模轉(zhuǎn)換器的首選結(jié)構(gòu)[12]。圖 4bit 內(nèi)插型模數(shù)轉(zhuǎn)換器Figure 4 bit Interpolating ADC 內(nèi)插系數(shù)為4示意圖Figure diagram of interpolating factor 4 折疊內(nèi)插（foldinginterpolating）結(jié)構(gòu)結(jié)合了折疊式與內(nèi)插式兩種結(jié)構(gòu)的優(yōu)點，折疊減少了比較器數(shù)量，內(nèi)插減少了輸入電容和預(yù)放大器的數(shù)量，因此折疊內(nèi)插結(jié)構(gòu)在保持速度的前提下，減小了芯片面積并降低了系統(tǒng)功耗。另外每一級比較器失調(diào)電壓必須小于210，這個條件也很難實現(xiàn)。經(jīng)過采樣和量化，模擬信號就完全被轉(zhuǎn)變?yōu)閿?shù)字碼[6]。為了表征模數(shù)轉(zhuǎn)換器直流傳輸函數(shù)的非線性行為，我們定義了差分非線性誤差（DNL）和積分非線性誤差（INL）。③Pipeline ADC關(guān)鍵單元設(shè)計。高速、高精度ADC的設(shè)計和實現(xiàn)將是未來發(fā)展新型通信系統(tǒng)的瓶頸和研究重點。而模數(shù)轉(zhuǎn)換器作為電子通訊系統(tǒng)和大自然溝通的媒介，在這個大前提下飛速發(fā)展[1]。采用數(shù)字校正，也能極大的降低對比較器的要求。 課題目標與意義本課題研究的14位40MSPS Pipeline ADC，采用CMOS工藝和運放共享技術(shù)，依托模擬集成電路重點實驗室，設(shè)計一款能夠滿足當(dāng)前無線通信系統(tǒng)要求的高速ADC，設(shè)計要求性能指標達到分辨率14bit，轉(zhuǎn)換速率為40MSPS，SFDR不低于75dB，最大功耗為150mw的Pipeline ADC，高性能、低功耗ADC是未來主流ADC的發(fā)展方向，本課題具有一定的研究意義價值的。模數(shù)轉(zhuǎn)換器的性能主要由靜態(tài)參數(shù)和動態(tài)參數(shù)來表示。 ADC的結(jié)構(gòu)分類ADC主要用于數(shù)字信號處理電路前端，用來給系統(tǒng)提供現(xiàn)實世界模擬信號所對應(yīng)的數(shù)字碼，它的工作狀態(tài)包括兩個部分：采樣和量化。比較器產(chǎn)生的數(shù)字輸出采用溫度計編碼，溫度計編碼通常由末端的編碼邏輯電路轉(zhuǎn)化成二進制碼。折疊模塊將滿度劃分為4個范圍區(qū)間，并將輸入信號折疊進每個區(qū)間中，在每個區(qū)間中進行細量化，最大的特點是在保持速度的前提下，極大的減少了所需要的比較器。 不同結(jié)構(gòu)ADC性能比較Table Performance constast of different ADC結(jié)構(gòu)比較器數(shù)目輸入電容S/H電路誤差修正精度速度Flash很多很大無無最低最高Twostep一般普通有需要普通較低折疊內(nèi)插一般普通有無較高較高Pipeline較少較小有需要較高高Flash模數(shù)轉(zhuǎn)換器設(shè)計由于只有比較器和編碼電路，因此可以達到很高的轉(zhuǎn)換速度，不過其分辨率一半限制在4～6位的精度。DAC的電壓為： （）其中，假設(shè)放大器的反饋電容C1具有單位值C，因此在含有電容失配的情況下， （）其中每個代表Ci與C之間的相對電容失配。以第一級功耗為參考的系統(tǒng)功耗取決于縮放因子S和流水線級數(shù)NS： （）如果級與級之間的縮放因子為常數(shù)，那么上式可以簡化為: （）。第二級需要3bit，7個比較器。存在負失調(diào)的情況下，當(dāng)前級的輸出碼是1000，這里必須做減法。 校正算法結(jié)構(gòu)示意Figure diagram of digital correction arithmetic。從式()可知，噪聲總量與R無關(guān)，這是因為隨著R的增大，雖然噪聲的均方值變大，但是3dB帶寬變小了，最后的噪聲總量不變。從式中可以看出，提高輸入信號的幅值并不能提高信噪比，這是因為它同時提高了電壓誤差。圖中的開關(guān)均處于閉合狀態(tài)（采樣階段），箭頭方向表示傳輸（保持）階段。 MOS 開關(guān)Figure MOS switches在開關(guān)電容（SC）。在相時，兩者柵源電壓為零，導(dǎo)致其為關(guān)斷狀態(tài)。為了避免運放非理想特性對線性度的影響，運放必須有足夠的直流增益和帶寬，使得在半個時鐘周期內(nèi)輸出可以建立到理想值的范圍之內(nèi)[27]。這是因為輸入設(shè)備除了偏置電流以外沒有額外的電流，這就在提高了壓擺率和單位增益帶寬的同時降低了熱噪聲。對MDAC的電路結(jié)構(gòu)和工作原理分析之后，我們分別對采樣相和保持相SC MDAC電路單獨分析，從而得出傳輸函數(shù)。① KT/C噪聲當(dāng)信號被采樣到電容時，采樣開關(guān)產(chǎn)生的熱噪聲就會混疊其中。通常來講，1/gm比開關(guān)的導(dǎo)通電阻大，這種情況下運放對熱噪聲的貢獻占主要地位[29] （）單位增益帶寬，因此 （）輸出總噪聲就是兩個時鐘相噪聲貢獻的和，即 （）如果負載電容和采樣電容大小相等，即。因此電容的大小根據(jù)式（）會非常小，但是由于時鐘饋通等其他因素電容又必須足夠大。在實際設(shè)計中，負載電容常介于兩個極值之間，因此級分辨率改變對速度沒有很大的影響[30]。所以我們采用了兩級運放來解決增益、速度、功耗、復(fù)雜度之間的矛盾。需要注意的是，輸出字為溫度編碼，所以Bubble校正之后，編碼電路必須將其譯成二進制碼以降低數(shù)據(jù)線寬。 鎖存比較器電路圖Figure graph of latch parator circuit Flash ADC本課題最后一級采用全并行（flash）ADC，為了簡化設(shè)計難度，采用和中間級相同的比較器結(jié)構(gòu)（，）。當(dāng)4相非交疊時鐘的電壓為高時，開關(guān)導(dǎo)通；當(dāng)4相非交疊時鐘的電壓為低時，開關(guān)關(guān)斷；當(dāng)ΦΦ1’導(dǎo)通，ΦΦ2’關(guān)斷時，4位乘法型數(shù)模轉(zhuǎn)換單元工作在采樣相，；當(dāng)ΦΦ1’ 關(guān)斷，ΦΦ2’ 導(dǎo)通時，4位乘法型數(shù)模轉(zhuǎn)換單元工作在放大相。所有的轉(zhuǎn)換器都是15bit，%2%的Matlab仿真圖。負載電容可以表示為 ()C2為第二級電位電容，n2為第二級分辨率，Cp，out1為第一級運放輸出端寄生電容。第一級MDAC相關(guān)輸入噪聲可以近似為 （）其中C1為第一級單位電容大小，n1為第一級分辨率，改值必須小于量化噪聲。所以使用全差分結(jié)構(gòu)電路在僅考慮運放噪聲時動態(tài)范圍增加了6dB。然而單位電容C在比較高的級分辨率中通常都是比較小的，這就會使的比值變大。 MDAC電路結(jié)構(gòu) ，兩種結(jié)構(gòu)同時包含了運算放大器和采樣電容開關(guān)，兩相非交疊時鐘和用來驅(qū)動開關(guān)，兩個額外的時鐘和用來減少來自開關(guān)的電荷注入誤差。這對于實際設(shè)計中200500mV的有效柵壓高出太多。晶體管NMOS5與NMOS5’晶體管為串聯(lián)連接，時為了防止晶體管NMOS5的柵漏電壓在時鐘為高的時候達到2倍電源電壓值。因此盡管輸入信號幅值變化的很快，但是主采樣開關(guān)的導(dǎo)通電阻被保持在固定值，這種結(jié)構(gòu)的結(jié)果就是非線性被消除。 只有一個電容的SC結(jié)構(gòu)Figure SC circuit with one capacitor，在這種結(jié)構(gòu)中，信號被同時采樣到和上，得到的傳輸函數(shù)為 （） 采樣反饋共享結(jié)構(gòu)Figure SC circuit with CF shared as a sampling capacitor這種結(jié)構(gòu)，反饋電容在不同的時鐘相被分別作為采樣電容和反饋電容，目的是為了提高反饋系數(shù)。在Pipeline ADC中，S/H在ADC前端，短時間之內(nèi)完成采樣任務(wù)，保持足夠長的時間以便ADC轉(zhuǎn)換器能完成轉(zhuǎn)換操作。在采樣過程中，時鐘抖動轉(zhuǎn)變?yōu)樵龇`差。噪聲的主要來源如下：、閃爍噪聲(1/f噪聲)和散粒噪聲，高頻開關(guān)電容采樣系統(tǒng)應(yīng)用中，閃爍噪聲和散粒噪聲對系統(tǒng)總噪聲的貢獻可以忽略；；、時鐘和地線以及襯底來的直接耦合或電路耦合噪聲。然而，這里可以僅通過冗余錯位相加的加法來校正誤差產(chǎn)生正確的輸出碼1000。 存在失調(diào)的2bit /級pipeline ADC的傳輸特性曲線Figure The input/output characteristic of 2bit stage in the pipeline ADC with offsets在常見的數(shù)字誤差校正方法中，級間增益可以修正超范圍問題，下一級采用附加位檢測并消除誤差。每級的功耗可表示為： （）其中，Pe為與包括偏置的100%功效比放大器相比的額外放大器功耗。對于每一級的非理想特性，它與前面除第一級以外所有級SHA的增益有關(guān)。雖然SNR可以通過增加電容來提高，但增加電容面積也受到工藝的限制。對于一個K級的Pipeline ADC第一個采樣后的信號將會經(jīng)過K/2個時鐘周期通過整個K級電路。Twostep Flash 結(jié)構(gòu)中主要的不足之處在于DAC需要有系統(tǒng)級的分辨率精度，會對ADC的速度有限制。 ADC的理想傳輸曲線Fig. Ideal input/output curve of an ADC在本節(jié)中，我們要對不同結(jié)構(gòu)的ADC作主要描述，理解ADC結(jié)構(gòu)對性能的影響以及不同結(jié)構(gòu)的AD