【文章內(nèi)容簡介】 ，考慮到進(jìn)一步降低后級指標(biāo)和系統(tǒng)總的轉(zhuǎn)換延遲， 中間級的選擇在第三到第七級的流水線中，因為第一級和第二級使用了多位的結(jié)構(gòu)，所以降低了中間級流水線的設(shè)計難度，可全采用2位每級（）的結(jié)構(gòu)來降低設(shè)計復(fù)雜度以及系統(tǒng)功耗和面積。并且在采用了2位每級的結(jié)構(gòu)后，還能進(jìn)行每級按比例縮小的設(shè)計，其原理如下。以第一級功耗為參考的系統(tǒng)功耗取決于縮放因子S和流水線級數(shù)NS： （）如果級與級之間的縮放因子為常數(shù)，那么上式可以簡化為: （）。 流水線以第一級功耗為參考的系統(tǒng)功耗和總的誤差功耗圖Figure power dissipation of the first stage and error in Pipeline ADC從上圖可見，流水線A/D轉(zhuǎn)換器中的功耗只由前幾級決定。，不管級數(shù)為多少。在流水線級中的主要誤差源為熱噪聲和電容失配,兩者都與每級的信號電容成比例關(guān)系。他們以一種非相關(guān)的相加關(guān)系，給出輸出噪聲為： （）當(dāng)對流水線級尺寸進(jìn)行按比例縮小時，在減小功耗的同時，由于噪聲和電容失配的增加，也會降低系統(tǒng)的轉(zhuǎn)換精度[15]。通常，總的輸入?yún)⒖颊`差功率與第一級誤差功率的關(guān)系如下式所示： （）對常量的縮放因子S和級間增益G，上式可簡化為： （） 可進(jìn)一步簡化為： （）對G=2時。 功耗誤差積優(yōu)化曲線Figure optimizing graph of power dissipation and error integral設(shè)計的目標(biāo)就是最小化功耗誤差積以在滿足特定要求值的條件下達(dá)到最佳功耗效率比。由上圖可看出，功耗誤差曲線是與功耗效率比成反比關(guān)系的。理想情況下，但是實際上，考慮到寄生參數(shù)并不是按比例縮放，在本設(shè)計中，[16]?，F(xiàn)在來計算各級分別的功耗以及總功耗。每級的功耗可表示為： （）其中，Pe為與包括偏置的100%功效比放大器相比的額外放大器功耗。典型情況下，（單級）（兩級）之間。每級的時間常量可通過求解動態(tài)建立的精度方程得到： （）可求得為： （）第i級在最大階躍時的功耗可得出為： （）最后，可得到流水線級總的功耗為： （）因此在設(shè)計時，需要綜合考慮、對功耗的影響，使得總功耗不超出給定范圍。 數(shù)字校正冗余位校正方法是通過在每級增加冗余位，然后通過每級輸出碼字錯位相加來消去冗余位，從而達(dá)到具有一定的自校正范圍的目的。在數(shù)字校正發(fā)展的過去20年中，傳統(tǒng)的方法用兩級來實現(xiàn)，為了進(jìn)一步說明數(shù)字誤差校正，我們以一個4bit的ADC為例進(jìn)行分析。對于4bitADC來說第一級需要2bit，3個比較器。第二級需要3bit，7個比較器。這種傳統(tǒng)方法通過加法和減法實現(xiàn)誤差校正。一種新的改進(jìn)型數(shù)字誤差校正方法只使用加法，這種新方法用3級來實現(xiàn)，每級2bit。它的優(yōu)點在于用加法器實現(xiàn)減法邏輯避免了減法繁雜的運(yùn)算[17]。 subADC的傳輸特性曲線。位于曲線上方的二進(jìn)制碼是來自于當(dāng)前級subADC的數(shù)字輸出，右邊的二進(jìn)制碼是下一級的數(shù)字輸出。級間增益放大器將殘差信號放大到滿量程范圍傳到下一級。 ADC的傳輸特性曲線 The input/output characteristic of a 2bit stage in a pipeline ADC ，2級Pipeline ADC Vin（1）和Vin(2)對應(yīng)的4bit輸出碼分別是1000和0111，在這種不存在失調(diào)誤差的情況下，數(shù)字誤差校正并不需要。由于失調(diào)的存在，傳輸特性曲線超過了下一級的輸入范圍，所以在相同的輸入Vin（1）和Vin（2）產(chǎn)生了誤碼（）是0111和1000。 存在失調(diào)的2bit /級pipeline ADC的傳輸特性曲線Figure The input/output characteristic of 2bit stage in the pipeline ADC with offsets在常見的數(shù)字誤差校正方法中，級間增益可以修正超范圍問題，下一級采用附加位檢測并消除誤差。，系統(tǒng)存在失調(diào)誤差，傳輸特性曲線的輸出再下一級的輸入范圍之內(nèi)。在正失調(diào)的情況下（如（1）箭頭標(biāo)注），當(dāng)前級的輸出碼是0100不是理想的1000。為了校正它，應(yīng)該采用加法。（即0100）加到0100上，就產(chǎn)生了校正之后的1000。同理，負(fù)失調(diào)的情況也是相同的方法。存在負(fù)失調(diào)的情況下，當(dāng)前級的輸出碼是1000，這里必須做減法。我們把校正碼1111加到1000上就得到了正確的輸出碼0111，用來實現(xiàn)與1000想減。 常見數(shù)字校正方法的2 bit /級PipelineADC傳輸特性Figure the input output characteristic of a 2bit stage in the pipeline ADC with conventional digital error correction when there are the offsets雖然這種方法可以實現(xiàn)數(shù)字校正，但是下一級需要附加位，減法電路的復(fù)雜性是這種方法的不足之處。在改進(jìn)型數(shù)字校正方法中，這兩個問題都可以通過人為地對閾值電壓加入系統(tǒng)失調(diào)來避免這些問題。這里使用冗余位來校正誤差，所以每一級都會重疊的產(chǎn)生數(shù)字輸出碼。由于冗余的存在還需要多一級來實現(xiàn)4bit數(shù)字輸出。在相同的輸入Vin（1）和Vin（2）下。先一步需要驗證的是這種方法在失調(diào)的情況下是否能夠產(chǎn)生正確的輸出碼并避開減法操作。 改進(jìn)型數(shù)字校正方法2 bit/級 Pipeline ADC傳輸特性Figure the input/output characteristic of a 2bit stage in a pipeline ADC with a modified digital error correction首先只需要討論存在負(fù)失調(diào)的情況，閾值電壓向左移動并與Y軸重疊。在傳統(tǒng)的數(shù)字校正方法中這里需要用減法來校正誤差[18]。然而，這里可以僅通過冗余錯位相加的加法來校正誤差產(chǎn)生正確的輸出碼1000。通常最右邊的閾值可以省略，因為采用改進(jìn)型校正方法的SubADC比較器擁有的校正范圍，在校正范圍之內(nèi)閾值的平移不會產(chǎn)生誤差。這種改進(jìn)型的數(shù)字校正方法需要2個比較器，只產(chǎn)生3個數(shù)字輸出碼。 存在失調(diào)情況下的改進(jìn)型數(shù)字校正方法2 bit/級 Pipeline ADC傳輸特性Figure The input /output characteristic of one stage in a pipeline ADC with a modified digital error correction when an offset is present本課題采用冗余位數(shù)字校正方法，流水線每級輸出的二進(jìn)制碼，需要通過一個延遲對準(zhǔn)單元來讓一個樣本所量化產(chǎn)生的所有碼字進(jìn)行時間上的對齊，然后通過數(shù)字offset誤差校準(zhǔn)模塊（DEC）進(jìn)行最終的二進(jìn)制輸出碼編碼[19]。由于流水線級每級都帶有冗余位，因此需要通過算法來去掉冗余位，并通過冗余位校正比較器的offset，可極大的降低比較器的設(shè)計難度。 graph of delay alignment and digital error correction而數(shù)字校正的實現(xiàn)是通過每級錯位相加所得到的。 校正算法結(jié)構(gòu)示意Figure diagram of digital correction arithmetic。Figure delay and alignment。 數(shù)字校正電路Figure digital correction circuit ADC系統(tǒng)結(jié)構(gòu)14位40MSPS A/D轉(zhuǎn)換器采用7級流水線結(jié)構(gòu)，，輸出數(shù)據(jù)位寬度為4位；，每級輸出2位數(shù)據(jù)，4級總共輸出8位數(shù)據(jù)；最后為4位全并行A/D轉(zhuǎn)換器，輸出4位量化后數(shù)據(jù)。7級流水線的數(shù)據(jù)輸出首先進(jìn)入延遲對準(zhǔn)模塊，進(jìn)行延遲調(diào)整后進(jìn)入數(shù)字校正模塊，最終形成14位數(shù)據(jù)輸出。 Pipeline ADC總體結(jié)構(gòu)Figure architecture of Pipeline ADC 本章小結(jié)在本章中，我們對Pipeline ADC的系統(tǒng)設(shè)計進(jìn)行了理論分析，+，不僅降低了后級的設(shè)計指標(biāo)，更進(jìn)一步降低了系統(tǒng)總的延遲。通過對數(shù)字校正方法的原理分析，比較了傳統(tǒng)的校正方法的改進(jìn)型校正方法的優(yōu)缺點，最終采用冗余位數(shù)字校正方法。最后從總的框架上確立了14bit 40MSPS Pipeline ADC的系統(tǒng)結(jié)構(gòu)。4 Pipeline ADC電路實現(xiàn)前一章對Pipeline整體系統(tǒng)設(shè)計和數(shù)字校正原理進(jìn)行了理論分析和電路結(jié)構(gòu)的介紹。本章將在前一章分析的基礎(chǔ)上，并結(jié)合本項目的要求設(shè)計具體的電路實現(xiàn)方案。（S/H）電路開關(guān)電容電路輸出信號總是被來自各種源的噪聲干擾，這種噪聲遠(yuǎn)大于其他類型的電路中的噪聲[20]。噪聲的主要來源如下：、閃爍噪聲(1/f噪聲)和散粒噪聲，高頻開關(guān)電容采樣系統(tǒng)應(yīng)用中，閃爍噪聲和散粒噪聲對系統(tǒng)總噪聲的貢獻(xiàn)可以忽略；；、時鐘和地線以及襯底來的直接耦合或電路耦合噪聲。下面我們來分析這幾種噪聲。①熱噪聲任何采樣電路都可以看作由一個MOS開關(guān)和電容構(gòu)成，開關(guān)存在有限導(dǎo)通電阻會產(chǎn)生熱噪聲[21]。熱噪聲的功率譜密度是4KTR V2/Hz，其中K為玻爾茲曼系數(shù)，T為絕對溫度，R是MOS開關(guān)的有限導(dǎo)通電阻，室溫下，4KT=1020。，電容上采樣得到的信號將不僅是信號部分，還包括在采樣時加入到電容中的熱噪聲部分。假定噪聲傳播系統(tǒng)具有單極點頻率響應(yīng)特性，則通過對噪聲譜密度在全頻段上積分就能得到總噪聲方差： 噪聲計算簡化電路Figure the simplified circuit for noise calculating（） 這里忽略了MOS開關(guān)的寄生電容。從式()可知，噪聲總量與R無關(guān)，這是因為隨著R的增大，雖然噪聲的均方值變大，但是3dB帶寬變小了，最后的噪聲總量不變。因此熱噪聲稱為kT/C噪聲。在ADC中通常要求熱噪聲功率小于量化噪聲功率，而量化噪聲功率LSB2/12，這就為采樣電容值設(shè)置了下限，見式（） ()其中N為ADC的分辨率，VFS為ADC相應(yīng)的滿幅值范圍。在有些情況應(yīng)用場合下，要求較為嚴(yán)格，僅要求信噪比SNR有1dB的衰減。,。根據(jù)式（）可知，當(dāng)滿幅值電壓為為1V時，這表明電容值對于實際的16bit集成電路來太大了。為了克服這個問題，高分辨率應(yīng)用中主流的解決方法就是使用過采樣結(jié)構(gòu)，在這種結(jié)構(gòu)中，電容值的大小會隨著過采樣比率線性的減小。在本設(shè)計中，由于ADC具有14位的分辨率，我們使用4pF以增加設(shè)計裕量。②時鐘抖動采樣瞬間的隨機(jī)變化被稱為抖動。它源于時鐘發(fā)生器的相位誤差和采樣電路噪聲。在采樣過程中，時鐘抖動轉(zhuǎn)變?yōu)樵龇`差。采樣電壓中的誤差是理想采樣時間點和實際采樣時間點之間輸入電壓信號的差值引起的[22]。反過來這種差值與時鐘抖動和輸入信號變化率（微商）成比例。對于正弦信號來說。它的微商等于余弦函數(shù)乘以角頻率，這表明電壓信號誤差與頻率和輸入信號幅值成比例關(guān)系。信噪比和時鐘抖動關(guān)系可表示為 （）式中，f為輸入信號的頻率，為時鐘抖動的均方根值。從式中可以看出，提高輸入信號的幅值并不能提高信噪比，這是因為它同時提高了電壓誤差。③其他噪聲源多數(shù)采樣保持電路（S/H）需要緩沖放大器（Buffer）或者運(yùn)算放大器。放大器的內(nèi)部噪聲增加了MOS開關(guān)導(dǎo)通電阻熱噪聲的功率。在無源采樣過程中，噪聲受到RC時間常量的聯(lián)合限制。當(dāng)放大器作用于傳輸函數(shù)電路時（通常發(fā)生在保持模式，但是一些閉環(huán)S/H電路結(jié)構(gòu)中也發(fā)生在采樣模式），它的增益帶寬很大程度上成為了決定性的聯(lián)合限制因子。為了減小混疊噪聲，放大器的帶寬在滿足設(shè)計需求的條件下必須盡可能的小，原因在于S/H電路后面如果連接ADC，由于ADC的采樣過程，在SH保持模式時的噪聲也會發(fā)生混疊。除了白噪聲，S/H電路還受閃爍噪聲或者1/f噪聲的影響。但是在高頻（幾兆赫茲的時鐘頻率）應(yīng)用領(lǐng)域，白噪聲占主導(dǎo)地位，閃爍噪聲對系統(tǒng)噪聲的貢獻(xiàn)可以忽略，在噪聲混疊情況下尤為如此。如果在一些需要考慮閃爍噪聲的場合，我們可以通過相關(guān)雙采樣和斬波法來消除[23]。（S/H）結(jié)構(gòu)采樣保持電路的功能就是對不斷變化的模擬信號瞬時值采樣并對采樣值進(jìn)行一定時間的保持，實現(xiàn)連續(xù)模擬信號到離散模擬信號的轉(zhuǎn)換并傳輸給下一級處理。在Pipeline ADC中，S/H在ADC前端，短時間之內(nèi)完成采樣任務(wù)，保持足夠長的時間以便ADC轉(zhuǎn)換器能完成轉(zhuǎn)換操作。采樣保持電路可減少ADC大部分動態(tài)誤差。由于前端S/H電路限制了整個系統(tǒng)的動態(tài)性能，所以S/H的實現(xiàn)關(guān)系到整個系統(tǒng)的性能指標(biāo)[24]。在本節(jié)，采樣保持電路的原理不再贅述，我們主要分析三種常見的開關(guān)電容S/H結(jié)構(gòu)以及工作原理、關(guān)鍵參數(shù)，通過比較各種結(jié)構(gòu)的功能特點，確定本設(shè)計的采樣保持電路結(jié)構(gòu)選擇。在分析中，假設(shè)運(yùn)算放大器均為理想情況。,，為了便于分析，只對單端進(jìn)行討論。圖中的開關(guān)均處于閉合狀態(tài)（采樣階段），箭頭方向表示傳輸（保持）階段。所有的三種結(jié)構(gòu)，基本操作均包括采樣信號到采樣電容上，通過反饋結(jié)構(gòu)傳輸信號電荷到反饋電容上。，在理想運(yùn)算放大器和MOS開關(guān)的假設(shè)前提下，運(yùn)算放大器將采樣電容CS上的信號電荷傳輸?shù)椒答侂娙荩ㄈ缂^所示）。如果CS和是大小不同的電容，那么信號傳輸?shù)紺F以后運(yùn)算放大器的輸出端電壓為