【正文】 增加電容來提高，但增加電容面積也受到工藝的限制。由電容失配引起的輸出電壓誤差為： （）其中。對于每一級的非理想特性，它與前面除第一級以外所有級SHA的增益有關(guān)。不管級數(shù)為多少。每級的功耗可表示為： （）其中，Pe為與包括偏置的100%功效比放大器相比的額外放大器功耗。一種新的改進(jìn)型數(shù)字誤差校正方法只使用加法，這種新方法用3級來實現(xiàn)，每級2bit。 存在失調(diào)的2bit /級pipeline ADC的傳輸特性曲線Figure The input/output characteristic of 2bit stage in the pipeline ADC with offsets在常見的數(shù)字誤差校正方法中，級間增益可以修正超范圍問題，下一級采用附加位檢測并消除誤差。 常見數(shù)字校正方法的2 bit /級PipelineADC傳輸特性Figure the input output characteristic of a 2bit stage in the pipeline ADC with conventional digital error correction when there are the offsets雖然這種方法可以實現(xiàn)數(shù)字校正，但是下一級需要附加位，減法電路的復(fù)雜性是這種方法的不足之處。然而，這里可以僅通過冗余錯位相加的加法來校正誤差產(chǎn)生正確的輸出碼1000。 數(shù)字校正電路Figure digital correction circuit ADC系統(tǒng)結(jié)構(gòu)14位40MSPS A/D轉(zhuǎn)換器采用7級流水線結(jié)構(gòu)，輸出數(shù)據(jù)位寬度為4位；，每級輸出2位數(shù)據(jù)，4級總共輸出8位數(shù)據(jù)；最后為4位全并行A/D轉(zhuǎn)換器，輸出4位量化后數(shù)據(jù)。噪聲的主要來源如下：、閃爍噪聲(1/f噪聲)和散粒噪聲，高頻開關(guān)電容采樣系統(tǒng)應(yīng)用中，閃爍噪聲和散粒噪聲對系統(tǒng)總噪聲的貢獻(xiàn)可以忽略；；、時鐘和地線以及襯底來的直接耦合或電路耦合噪聲。在ADC中通常要求熱噪聲功率小于量化噪聲功率，而量化噪聲功率LSB2/12，這就為采樣電容值設(shè)置了下限，見式（） ()其中N為ADC的分辨率，VFS為ADC相應(yīng)的滿幅值范圍。在采樣過程中，時鐘抖動轉(zhuǎn)變?yōu)樵龇`差。放大器的內(nèi)部噪聲增加了MOS開關(guān)導(dǎo)通電阻熱噪聲的功率。在Pipeline ADC中，S/H在ADC前端，短時間之內(nèi)完成采樣任務(wù)，保持足夠長的時間以便ADC轉(zhuǎn)換器能完成轉(zhuǎn)換操作。，在理想運(yùn)算放大器和MOS開關(guān)的假設(shè)前提下，運(yùn)算放大器將采樣電容CS上的信號電荷傳輸?shù)椒答侂娙荩ㄈ缂^所示）。 只有一個電容的SC結(jié)構(gòu)Figure SC circuit with one capacitor，在這種結(jié)構(gòu)中，信號被同時采樣到和上，得到的傳輸函數(shù)為 （） 采樣反饋共享結(jié)構(gòu)Figure SC circuit with CF shared as a sampling capacitor這種結(jié)構(gòu)，反饋電容在不同的時鐘相被分別作為采樣電容和反饋電容，目的是為了提高反饋系數(shù)。COMS開關(guān)通常用于高低電壓變化的信號路徑。因此盡管輸入信號幅值變化的很快，但是主采樣開關(guān)的導(dǎo)通電阻被保持在固定值，這種結(jié)構(gòu)的結(jié)果就是非線性被消除。當(dāng)把PMOS4管的柵極直接接到時鐘上，在時鐘為高時，PMOS4的柵源電壓為VDD，不能保證其關(guān)斷。晶體管NMOS5與NMOS5’晶體管為串聯(lián)連接，時為了防止晶體管NMOS5的柵漏電壓在時鐘為高的時候達(dá)到2倍電源電壓值。直流增益計算主要考慮輸出信號靜態(tài)誤差，假設(shè)運(yùn)放直流增益為A， （）為反饋系數(shù)。這對于實際設(shè)計中200500mV的有效柵壓高出太多。假定每一個晶體管最大源漏極電壓的平均值大約400mV，我們還可以假設(shè)供電電壓為5V，對于基于電流鏡或者可調(diào)節(jié)共源共柵放大器，滿差分輸出信號擺幅為。 MDAC電路結(jié)構(gòu) ，兩種結(jié)構(gòu)同時包含了運(yùn)算放大器和采樣電容開關(guān)，兩相非交疊時鐘和用來驅(qū)動開關(guān)，兩個額外的時鐘和用來減少來自開關(guān)的電荷注入誤差。圖中所示的MDAC有Nbit輸入，bn1 …，b1，其中bn1最高有效位（MSB）和b0最低有效位（LSB）。然而單位電容C在比較高的級分辨率中通常都是比較小的，這就會使的比值變大。在信號帶寬中的噪聲為 ()k為波爾茲曼系數(shù)，T為絕對溫度，C為采樣電容，fs為采樣頻率，OSR為過采樣率。所以使用全差分結(jié)構(gòu)電路在僅考慮運(yùn)放噪聲時動態(tài)范圍增加了6dB。這種情況下，MDAC的輸入相關(guān)噪聲可以通過輸出相關(guān)噪聲除以MDAC增益的平方來計算，即 （）從上式可以得出結(jié)論，總噪聲取決于電路中的電容，而不是gm。第一級MDAC相關(guān)輸入噪聲可以近似為 （）其中C1為第一級單位電容大小，n1為第一級分辨率，改值必須小于量化噪聲。對于小的級分辨率，這些級共同影響著總噪聲并且電容大小必須滿足式（）。負(fù)載電容可以表示為 ()C2為第二級電位電容，n2為第二級分辨率，Cp，out1為第一級運(yùn)放輸出端寄生電容。SR越小需要的帶寬越大。所有的轉(zhuǎn)換器都是15bit，%2%的Matlab仿真圖。通過之前的分析，本文設(shè)計的MDAC 運(yùn)放直流增益需要達(dá)到90dB，考慮到j(luò)itter以及寄生參數(shù)，增加了12dB的裕量，因此此運(yùn)放的增益為大于100dB，增益帶寬積1GHz。當(dāng)4相非交疊時鐘的電壓為高時，開關(guān)導(dǎo)通；當(dāng)4相非交疊時鐘的電壓為低時，開關(guān)關(guān)斷；當(dāng)ΦΦ1’導(dǎo)通，ΦΦ2’關(guān)斷時，4位乘法型數(shù)模轉(zhuǎn)換單元工作在采樣相，；當(dāng)ΦΦ1’ 關(guān)斷，ΦΦ2’ 導(dǎo)通時，4位乘法型數(shù)模轉(zhuǎn)換單元工作在放大相。DAC控制信號延遲時間非常關(guān)鍵而且必須在實際設(shè)計中減小它，否則它將占據(jù)MDAC的建立時間并限制整個ADC的速度[33]。 鎖存比較器電路圖Figure graph of latch parator circuit Flash ADC本課題最后一級采用全并行（flash）ADC，為了簡化設(shè)計難度，采用和中間級相同的比較器結(jié)構(gòu)（，）。而與傳統(tǒng)上的Vin一個差分對，Vref一個差分對不同，這是為了在輸入接近參考電壓時，差分管保持大的增益和帶寬；而在另一種接法下，運(yùn)放差分對會出現(xiàn)差分電壓過大的情況，會減小跨導(dǎo)和增益，從而使得整個比較器的offset較高，其輸出電壓為： () subADC的運(yùn)放電路Figure opam circuits in the subADC 。需要注意的是，輸出字為溫度編碼，所以Bubble校正之后，編碼電路必須將其譯成二進(jìn)制碼以降低數(shù)據(jù)線寬。C4A、C4B具有采樣、放大、補(bǔ)償?shù)热N功能；，開關(guān)S7A/Φ2’、S7B/Φ2’導(dǎo)通，C4A與C3A并聯(lián)、C4B與C3B并聯(lián)，它們分別構(gòu)成了兩組采樣電容；，開關(guān)S7A/Φ2’、S7B/Φ2’關(guān)斷，C4A、C4B將A2的輸入端與輸出端相連，把之前積累的電荷轉(zhuǎn)移到輸出端，從而起到放大作用；C4A、C4B始終跨接于A2的輸入輸出端，起到補(bǔ)償作用。所以我們采用了兩級運(yùn)放來解決增益、速度、功耗、復(fù)雜度之間的矛盾。我們假定電容匹配誤差正常分布并且在統(tǒng)計上獨(dú)立。在實際設(shè)計中，負(fù)載電容常介于兩個極值之間，因此級分辨率改變對速度沒有很大的影響[30]。負(fù)載電容Cload大小對電路速度有很大影響。因此電容的大小根據(jù)式（）會非常小，但是由于時鐘饋通等其他因素電容又必須足夠大。MDAC的性能從根本上受采樣電容KT/C噪聲的影響。通常來講，1/gm比開關(guān)的導(dǎo)通電阻大，這種情況下運(yùn)放對熱噪聲的貢獻(xiàn)占主要地位[29] （）單位增益帶寬，因此 （）輸出總噪聲就是兩個時鐘相噪聲貢獻(xiàn)的和，即 （）如果負(fù)載電容和采樣電容大小相等，即。對于套筒式結(jié)構(gòu)運(yùn)算放大器噪聲貢獻(xiàn)因子nt很小，因此就噪聲方面來說套筒式結(jié)構(gòu)式最佳選擇。① KT/C噪聲當(dāng)信號被采樣到電容時，采樣開關(guān)產(chǎn)生的熱噪聲就會混疊其中。有限直流增益會引入增益誤差，根據(jù)前面的分析增益誤差近似為 ()該誤差必須小于Pipeline ADC剩余級所有分辨率的1/2LSB,因此第一級需要最高的直流增益。對MDAC的電路結(jié)構(gòu)和工作原理分析之后，我們分別對采樣相和保持相SC MDAC電路單獨(dú)分析，從而得出傳輸函數(shù)。 SC MDAC電路在本文所設(shè)計的Pipeline ADC中使用了兩種不同的MDAC。這是因為輸入設(shè)備除了偏置電流以外沒有額外的電流，這就在提高了壓擺率和單位增益帶寬的同時降低了熱噪聲。第一個非主極點(diǎn)是由共源共柵晶體管M2(M3)產(chǎn)生， （）為管M2(M3)的跨導(dǎo)，為M2(M3)的柵源寄生電容，為M0(M1)的柵漏寄生電容，為管M2(M3)源極總的襯底電容。為了避免運(yùn)放非理想特性對線性度的影響，運(yùn)放必須有足夠的直流增益和帶寬，使得在半個時鐘周期內(nèi)輸出可以建立到理想值的范圍之內(nèi)[27]。因為只有節(jié)點(diǎn)E的電壓近似于零的時候NMOS6’ 管才導(dǎo)通。在相時，兩者柵源電壓為零，導(dǎo)致其為關(guān)斷狀態(tài)。圖 自舉開關(guān)原理圖Figure conceptual bootstrapped switch為了解決這個問題，我們常用自舉開關(guān)替代普通CMOS開關(guān)來作為采樣開關(guān)對高頻輸入信號進(jìn)行采樣。 MOS 開關(guān)Figure MOS switches在開關(guān)電容（SC）。它的缺點(diǎn)是輸入輸出共模必須相當(dāng)，否則如果運(yùn)放的輸入共模范圍較小，其輸入差分對管將很容易進(jìn)入線性區(qū)。圖中的開關(guān)均處于閉合狀態(tài)（采樣階段），箭頭方向表示傳輸（保持）階段。如果在一些需要考慮閃爍噪聲的場合，我們可以通過相關(guān)雙采樣和斬波法來消除[23]。從式中可以看出，提高輸入信號的幅值并不能提高信噪比，這是因為它同時提高了電壓誤差。②時鐘抖動采樣瞬間的隨機(jī)變化被稱為抖動。從式()可知，噪聲總量與R無關(guān)，這是因為隨著R的增大，雖然噪聲的均方值變大，但是3dB帶寬變小了，最后的噪聲總量不變。本章將在前一章分析的基礎(chǔ)上，并結(jié)合本項目的要求設(shè)計具體的電路實現(xiàn)方案。 校正算法結(jié)構(gòu)示意Figure diagram of digital correction arithmetic。 改進(jìn)型數(shù)字校正方法2 bit/級 Pipeline ADC傳輸特性Figure the input/output characteristic of a 2bit stage in a pipeline ADC with a modified digital error correction首先只需要討論存在負(fù)失調(diào)的情況，閾值電壓向左移動并與Y軸重疊。存在負(fù)失調(diào)的情況下，當(dāng)前級的輸出碼是1000，這里必須做減法。第二級需要3bit，7個比較器。理想情況下，但是實際上，考慮到寄生參數(shù)并不是按比例縮放，在本設(shè)計中，[16]。以第一級功耗為參考的系統(tǒng)功耗取決于縮放因子S和流水線級數(shù)NS： （）如果級與級之間的縮放因子為常數(shù)，那么上式可以簡化為: （）。，一共K級，每一級都包含SHA和誤差源，取決于第級的模擬輸入信號，代表了失調(diào)、增益、非線性和量化誤差。DAC的電壓為： （）其中，假設(shè)放大器的反饋電容C1具有單位值C，因此在含有電容失配的情況下， （）其中每個代表Ci與C之間的相對電容失配。 Pipeline ADC系統(tǒng)設(shè)計對于流水線級來說，由于第一級流水線直接對輸入信號進(jìn)行量化，因此需要具有系統(tǒng)最高的精度，而第一級流水線的量化位數(shù)選擇則直接關(guān)系到其本身的功耗、面積以及對其后剩余流水線級的逐級按比例縮小時的參數(shù)設(shè)計。 不同結(jié)構(gòu)ADC性能比較Table Performance constast of different ADC結(jié)構(gòu)比較器數(shù)目輸入電容S/H電路誤差修正精度速度Flash很多很大無無最低最高Twostep一般普通有需要普通較低折疊內(nèi)插一般普通有無較高較高Pipeline較少較小有需要較高高Flash模數(shù)轉(zhuǎn)換器設(shè)計由于只有比較器和編碼電路，因此可以達(dá)到很高的轉(zhuǎn)換速度，不過其分辨率一半限制在4～6位的精度。 流水線ADC結(jié)構(gòu)框圖Figure A Pipeline ADC block diagram每一級的SHA捕捉輸入的模擬信號，再通過子ADC量化產(chǎn)生數(shù)字輸出信號，數(shù)字信號通過子DAC后，被還原成對應(yīng)碼字的模擬信號，接著從原輸入信號中減去子DAC的輸出信號后得到殘差信號，最后此信號被放大到滿幅度后送入流水線的下一級進(jìn)行量化。折疊模塊將滿度劃分為4個范圍區(qū)間，并將輸入信號折疊進(jìn)每個區(qū)間中，在每個區(qū)間中進(jìn)行細(xì)量化，最大的特點(diǎn)是在保持速度的前提下，極大的減少了所需要的比較器。在 Subranging ADC結(jié)構(gòu)中，細(xì)量化器有滿兩成的準(zhǔn)確性要求而粗量化器相比而言對準(zhǔn)確度要求相對要寬松得多[8]。比較器產(chǎn)生的數(shù)字輸出采用溫度計編碼，溫度計編碼通常由末端的編碼邏輯電路轉(zhuǎn)化成二進(jìn)制碼。量化誤差特性曲線通過圖中的無限精度傳輸曲線與有限精度理想傳輸曲線做差得到，理想ADC系統(tǒng)的量化誤差最大值為。 ADC的結(jié)構(gòu)分類ADC主要用于數(shù)字信號處理電路前端，用來給系統(tǒng)提供現(xiàn)實世界模擬信號所對應(yīng)的數(shù)字碼，它的工作狀態(tài)包括兩個部分