【正文】 值不變。數(shù)據(jù)量化器是由一系列比較器網(wǎng)絡(luò)構(gòu)成，它的功能是將連續(xù)幅度信號(hào)轉(zhuǎn)換成幅度呈一系列離散等級(jí)的信號(hào)。經(jīng)過采樣和量化，模擬信號(hào)就完全被轉(zhuǎn)變?yōu)閿?shù)字碼[6]。 ADC的結(jié)構(gòu)圖Fig. Block diagram of the ADC最小權(quán)重位LSB(Least Significant Bit) 為理想N位ADC能分辨的輸入模擬量的最小增量，表達(dá)式為： ()其中表達(dá)式中的是滿量程電壓， N是ADC的有效數(shù)字輸出位數(shù)。如果輸入模擬電壓增加1LSB，理想ADC的輸出二進(jìn)制碼也增加1位，： ()上式中， N稱為ADC的分辨率，是第K個(gè)被采樣信號(hào)最終的輸出數(shù)字碼。，是ADC轉(zhuǎn)換過程的固有量化誤差。量化誤差指實(shí)際輸出與其相應(yīng)理想輸出之間的差值。量化誤差特性曲線通過圖中的無限精度傳輸曲線與有限精度理想傳輸曲線做差得到，理想ADC系統(tǒng)的量化誤差最大值為。量化誤差是ADC系統(tǒng)誤差的下限值，只能通過增加分辨率來減小。 ADC的理想傳輸曲線Fig. Ideal input/output curve of an ADC在本節(jié)中，我們要對(duì)不同結(jié)構(gòu)的ADC作主要描述，理解ADC結(jié)構(gòu)對(duì)性能的影響以及不同結(jié)構(gòu)的ADC適用領(lǐng)域，當(dāng)前的主流ADC結(jié)構(gòu)包括：Flash ADC、Twostep Flash ADC、Folding –interpolating ADC和 Pipeline ADC等。 Flash ADCFlash ADC，全并行模數(shù)轉(zhuǎn)換器，是一種實(shí)現(xiàn)模擬信號(hào)數(shù)字化最快的一種可行結(jié)構(gòu)[7]。Flash ADC結(jié)構(gòu)理解起來相對(duì)簡(jiǎn)單，一個(gè)N bit Flash ADC需要2N1比較器，2N1個(gè)參考電壓和數(shù)字編碼電路。比較器的參考電壓通常由含有2N個(gè)電阻的電阻串分壓產(chǎn)生，模擬輸入信號(hào)和比較器參考電壓比較產(chǎn)生的比較結(jié)果構(gòu)成溫度計(jì)編碼再通過編碼電路即可得到二進(jìn)制輸出。通常還需要一個(gè)采樣保持電路，但是比較器如果由時(shí)鐘控制，則可以省略采樣保持電路。一個(gè)簡(jiǎn)單的Flash ，首先被采樣的模擬信號(hào)被比較器采樣并與其中一個(gè)參考電壓比較，然后每一個(gè)比較器基于采樣信號(hào)大于或者小于參考電壓產(chǎn)生輸出結(jié)果。比較器產(chǎn)生的數(shù)字輸出采用溫度計(jì)編碼，溫度計(jì)編碼通常由末端的編碼邏輯電路轉(zhuǎn)化成二進(jìn)制碼。因?yàn)镕lash ADC所有的操作都是在一個(gè)時(shí)鐘周期內(nèi)完成，所以Flash ADC達(dá)到了最高的轉(zhuǎn)換率。圖 Flash ADC結(jié)構(gòu)Figure Flash ADC比較器偏置電壓的高敏感性和電路面積是限制Flash ADC的關(guān)鍵因素，例如：一個(gè)10 bit 的Flash ADC需要1023個(gè)比較器，因此它將占用很大的芯片面積并且消耗很高的功耗。另外每一級(jí)比較器失調(diào)電壓必須小于210，這個(gè)條件也很難實(shí)現(xiàn)。這就是為什么高于8 bit分辨率Flash ADC很難見到的原因。 Twostep flash ADCTwostep Flash ADC由采樣保持電路（SHA），粗量化Flash ADC，數(shù)模轉(zhuǎn)換器（DAC），減法器和增益模塊構(gòu)成。 Twostep Flash ADC Twostep Flash ADC這種結(jié)構(gòu)轉(zhuǎn)換由兩步實(shí)現(xiàn)，采樣信號(hào)被第一級(jí)Flash ADC粗量化，產(chǎn)生最高有效位B1(MSB)，ADC產(chǎn)生的數(shù)字碼被DAC重新轉(zhuǎn)化成模擬信號(hào)，并通過減法器將這部分信號(hào)從采樣信號(hào)中減去產(chǎn)生殘差信號(hào)。殘差信號(hào)被增益模塊放大再通過二級(jí)Flash ADC量化產(chǎn)生最低有效位B2(LSB),由于輸出編碼多出一位用來矯正誤差，所以總的分辨率是（B1+B21）bit。在 Subranging ADC結(jié)構(gòu)中，細(xì)量化器有滿兩成的準(zhǔn)確性要求而粗量化器相比而言對(duì)準(zhǔn)確度要求相對(duì)要寬松得多[8]。但是在Twostep Flash ADC中，每個(gè)量化器都有著寬松的精確性要求，那是因?yàn)樵鲆婺K使余差信號(hào)放大到滿兩成輸入范圍。Twostep Flash 結(jié)構(gòu)中主要的不足之處在于DAC需要有系統(tǒng)級(jí)的分辨率精度，會(huì)對(duì)ADC的速度有限制。 Foldinginterpolating ADCFolding ADC（折疊型）使用并行的Flash ADC結(jié)構(gòu)具有很高的轉(zhuǎn)換速率同時(shí)減少了比較器數(shù)目降低了功耗[9]。 ADC的基本結(jié)構(gòu)，主要由折疊預(yù)處理器，粗量化器，細(xì)量化器和編碼電路構(gòu)成。轉(zhuǎn)換方式和Twostep結(jié)構(gòu)類似，但不同之處在于它是粗量化器和細(xì)量化器并行工作，高低位同時(shí)完成轉(zhuǎn)換。模擬信號(hào)進(jìn)入之后分兩條路徑并行轉(zhuǎn)化，一是通過粗量化器完成數(shù)字轉(zhuǎn)換輸出最高有效位B1,二是通過預(yù)處理器將信號(hào)處理成鋸齒波折疊信號(hào)，然后送入細(xì)量化器得到最低有效位B2，最后通過編碼電路得到（B1+B2）位數(shù)字輸出。圖 Folding ADC原理圖Figure block diagram of Folding ADC Na=2，Nb=3的曲線圖。折疊模塊將滿度劃分為4個(gè)范圍區(qū)間，并將輸入信號(hào)折疊進(jìn)每個(gè)區(qū)間中，在每個(gè)區(qū)間中進(jìn)行細(xì)量化，最大的特點(diǎn)是在保持速度的前提下，極大的減少了所需要的比較器。 折疊轉(zhuǎn)換特性Figure Folding transform characteristicInterpolated ADC（內(nèi)插型ADC）通過在預(yù)放大器之間插入小的電阻分壓串，來實(shí)現(xiàn)額外的過零點(diǎn)，可以極大的減小所需要的預(yù)放大器數(shù)量。由于預(yù)放大器的數(shù)量減少，也會(huì)同時(shí)降低輸入電容，有利于速度的提高。圖 4bit 內(nèi)插型模數(shù)轉(zhuǎn)換器Figure 4 bit Interpolating ADC 內(nèi)插系數(shù)為4示意圖Figure diagram of interpolating factor 4 折疊內(nèi)插（foldinginterpolating）結(jié)構(gòu)結(jié)合了折疊式與內(nèi)插式兩種結(jié)構(gòu)的優(yōu)點(diǎn)，折疊減少了比較器數(shù)量，內(nèi)插減少了輸入電容和預(yù)放大器的數(shù)量，因此折疊內(nèi)插結(jié)構(gòu)在保持速度的前提下，減小了芯片面積并降低了系統(tǒng)功耗。 折疊內(nèi)插結(jié)構(gòu)框圖Figure diagram of foldinginterpolating ADC此外，折疊內(nèi)插結(jié)構(gòu)的另一個(gè)優(yōu)勢(shì)是采用折疊內(nèi)插模數(shù)轉(zhuǎn)換器作為時(shí)間交錯(cuò)結(jié)構(gòu)中的通道轉(zhuǎn)換器，可以實(shí)現(xiàn)低通道數(shù)、低功耗的高速模數(shù)轉(zhuǎn)換器 [10]。這樣，可以避免通道數(shù)過多對(duì)模數(shù)轉(zhuǎn)換器性能的影響，同時(shí)也可以避免使用較復(fù)雜的數(shù)字校正從而提高模數(shù)轉(zhuǎn)換器的整體功耗。 Pipeline ADCPipeline ADC是當(dāng)今高速高精度ADC的主要結(jié)構(gòu)，兩相時(shí)鐘來控制流水線級(jí)同時(shí)工作來進(jìn)行數(shù)據(jù)轉(zhuǎn)換。Nbit的ADC由I級(jí)相同的單元構(gòu)成，每一級(jí)分別含有4個(gè)子模塊：SHA、級(jí)間增益模塊、子ADC，子DAC。 流水線ADC結(jié)構(gòu)框圖Figure A Pipeline ADC block diagram每一級(jí)的SHA捕捉輸入的模擬信號(hào)，再通過子ADC量化產(chǎn)生數(shù)字輸出信號(hào)，數(shù)字信號(hào)通過子DAC后，被還原成對(duì)應(yīng)碼字的模擬信號(hào)，接著從原輸入信號(hào)中減去子DAC的輸出信號(hào)后得到殘差信號(hào)，最后此信號(hào)被放大到滿幅度后送入流水線的下一級(jí)進(jìn)行量化。Pipeline ADC的吞吐行為是這種結(jié)構(gòu)的重要特征[11]。對(duì)于一個(gè)K級(jí)的Pipeline ADC第一個(gè)采樣后的信號(hào)將會(huì)經(jīng)過K/2個(gè)時(shí)鐘周期通過整個(gè)K級(jí)電路。將造成K/2個(gè)時(shí)鐘周期的延遲。K/2個(gè)時(shí)鐘周期后開始，每個(gè)時(shí)鐘周期就都會(huì)有完整的數(shù)字碼輸出。Pipeline ADC的優(yōu)點(diǎn)在于較易實(shí)現(xiàn)高精度轉(zhuǎn)換，速度相對(duì)較高，轉(zhuǎn)換速率不依賴于流水級(jí)的數(shù)量，總的轉(zhuǎn)換速度取決于每一級(jí)的速度。不足之處在于每級(jí)采保電路和殘差放大器中都包含了高速高增益的運(yùn)算放大器，特別是在短溝道的工藝尺寸條件下，極大的增加了設(shè)計(jì)難度。，以便分析其各自的適用范圍。 不同結(jié)構(gòu)ADC性能比較Table Performance constast of different ADC結(jié)構(gòu)比較器數(shù)目輸入電容S/H電路誤差修正精度速度Flash很多很大無無最低最高Twostep一般普通有需要普通較低折疊內(nèi)插一般普通有無較高較高Pipeline較少較小有需要較高高Flash模數(shù)轉(zhuǎn)換器設(shè)計(jì)由于只有比較器和編碼電路，因此可以達(dá)到很高的轉(zhuǎn)換速度，不過其分辨率一半限制在4～6位的精度。折疊型模數(shù)轉(zhuǎn)換器保留了快閃型結(jié)構(gòu)的高速特性同時(shí)顯著減少了所需的比較器個(gè)數(shù)。而內(nèi)插型模數(shù)轉(zhuǎn)換器可以減小預(yù)放大器數(shù)量和輸入電容，兩者結(jié)合則可以更好的利用其各自的優(yōu)缺點(diǎn)。最后，流水線型模數(shù)轉(zhuǎn)換器在精度和速度上具有天生的優(yōu)勢(shì)，是高速高精度數(shù)模轉(zhuǎn)換器的首選結(jié)構(gòu)[12]。 本章小結(jié)本章圍繞ADC性能參數(shù)，不同ADC的結(jié)構(gòu)特點(diǎn)對(duì)ADC進(jìn)行了分析，由于流水線結(jié)構(gòu)具有集精度和速度于一體的優(yōu)點(diǎn)，所以我們選擇流水線結(jié)構(gòu)來作為ADC核心，設(shè)計(jì)一個(gè)功耗150mW高速高精度低功耗的14位40MSPS模數(shù)轉(zhuǎn)換器。3 系統(tǒng)結(jié)構(gòu)設(shè)計(jì)與數(shù)字校正前一章對(duì)不同結(jié)構(gòu)的ADC進(jìn)行了理論分析和電路結(jié)構(gòu)的介紹。本章將在前一章分析的基礎(chǔ)上，詳細(xì)介紹Pipeline ADC系統(tǒng)設(shè)計(jì)，包括Pipeline的系統(tǒng)結(jié)構(gòu)選擇和各級(jí)精度選擇，得到這些信息后，還需要通過獲得的系統(tǒng)結(jié)構(gòu)來設(shè)定和優(yōu)化電路設(shè)計(jì)中存在的設(shè)計(jì)參數(shù)。另外，數(shù)字誤差校正技術(shù)也會(huì)作為重點(diǎn)討論。 Pipeline ADC系統(tǒng)設(shè)計(jì)對(duì)于流水線級(jí)來說，由于第一級(jí)流水線直接對(duì)輸入信號(hào)進(jìn)行量化，因此需要具有系統(tǒng)最高的精度，而第一級(jí)流水線的量化位數(shù)選擇則直接關(guān)系到其本身的功耗、面積以及對(duì)其后剩余流水線級(jí)的逐級(jí)按比例縮小時(shí)的參數(shù)設(shè)計(jì)。同時(shí)，當(dāng)ADC的位數(shù)在10位以上時(shí)，在電容尺寸的選擇方面，電容的匹配精度就會(huì)超過熱噪聲的影響[13]。雖然SNR可以通過增加電容來提高，但增加電容面積也受到工藝的限制。選擇多位的第一級(jí)流水線，雖然會(huì)增加其功耗，但是可降低對(duì)電容匹配的要求以及后級(jí)流水線的設(shè)計(jì)，因此在多位前級(jí)的情況下。 多位前端流水線結(jié)構(gòu) Frontend pipeline architecture with multibit多位的前端流水線級(jí)可在無電容修調(diào)或校準(zhǔn)的情況下，提高整個(gè)流水線A/D轉(zhuǎn)換器的線性度到10位以上，而不會(huì)消耗過多的功耗和面積。對(duì)于第一級(jí)流水線級(jí)的位數(shù)選擇，需要綜合考慮功耗、面積以及剩余級(jí)流水線設(shè)計(jì)的復(fù)雜度來決定。對(duì)于K位的第一級(jí)。 流水線中的多位前端MDAC MDAC of multibit frontend pipeline architecture這一級(jí)的傳輸函數(shù)為： （）其中的為采用1位冗余位的情況下，本級(jí)的級(jí)間增益。DAC的電壓為： （）其中，假設(shè)放大器的反饋電容C1具有單位值C，因此在含有電容失配的情況下， （）其中每個(gè)代表Ci與C之間的相對(duì)電容失配。在包含了電容失配后的第一級(jí)輸出變成了： （）其中，從上式可以看出，不僅是級(jí)間增益，連DAC的電壓也會(huì)受到電容失配的影響。由電容失配引起的輸出電壓誤差為： （）其中。當(dāng)輸入電壓剛剛超過第一個(gè)比較器的閾值時(shí)，輸出會(huì)出現(xiàn)最壞的值，這是因?yàn)樵谶@一點(diǎn),最小可檢測(cè)的電壓被用來與相減，從而得到最大的相對(duì)誤差電壓： （）從而得到由電容失配引起的RMS殘差電壓誤差為： （）此誤差項(xiàng)必須小于剩余級(jí)的1/4LSB，即 （）由以上可得，在多位前端級(jí)中允許的電容匹配精度為： （）上式就給出了在K位的級(jí)中，為了達(dá)到系統(tǒng)N位的分辨率所需要的電容匹配精度。 不同分辨率下多位前端級(jí)所需的電容匹配精度 effect of total resolution on capacitor matching resolution 從圖上可看出，對(duì)于12位的A/D轉(zhuǎn)換器，若采用傳統(tǒng)的2位的結(jié)構(gòu)，這在CMOS工藝下是難以實(shí)現(xiàn)的。綜合考慮功耗、面積、電容失配、運(yùn)放帶寬情況下，在1214位的流水線結(jié)構(gòu)A/D轉(zhuǎn)換器中，（3位有效位）。Pipeline的主要誤差源：增益誤差、失調(diào)誤差和非線性（SHA/DAC的不完全建立可以看做這些誤差共同作用的結(jié)果），其中增益誤差和失調(diào)誤差可以通過調(diào)節(jié)獨(dú)立于ADC輸入電壓的縮放比例和偏移來補(bǔ)償，所以在討論級(jí)分辨率問題上，假定這些誤差關(guān)系不大，ADC的非線性誤差和增益誤差、失調(diào)電壓相比更加難以補(bǔ)償。所以非線性的研究對(duì)級(jí)分辨率有著重要的影響[14]。，一共K級(jí)，每一級(jí)都包含SHA和誤差源，取決于第級(jí)的模擬輸入信號(hào)，代表了失調(diào)、增益、非線性和量化誤差。輸入相關(guān)誤差等效成這些獨(dú)立誤差源的和，即 （） ADC模擬信號(hào)路徑的模型 Model of the analog path in a pipelined analogtodigitalconverter.從上式可以看出，隨著每一級(jí)增益的疊加，第一級(jí)以后所有級(jí)非理想特性對(duì)整個(gè)轉(zhuǎn)換器的影響在變小。對(duì)于每一級(jí)的非理想特性，它與前面除第一級(jí)以外所有級(jí)SHA的增益有關(guān)。因此為了限制ADC每一級(jí)的誤差小于1/2LSB， （）其中，F(xiàn)S是ADC的滿幅度范圍，如果每一級(jí)的誤差是相同的，上式可以寫成 （）可以看出，所有級(jí)相同誤差共同的影響與第一級(jí)誤差的關(guān)系是F的倍數(shù)關(guān)系，而F取決于SHA的增益。當(dāng)G=1，F(xiàn)=k；當(dāng)G1 ,F1；當(dāng)G=2時(shí)，由第一級(jí)決定整個(gè)ADC的誤差，級(jí)分辨率選擇必須滿足G2。高分辨率的第一級(jí)可以降低后面級(jí)非線性的要求。在本設(shè)計(jì)中，