【正文】 ：采樣和量化。這個參數(shù)使用標準的正弦信號作為激勵，觀察輸出的所有非理想信號的功率之和，并與輸出信號功率中基波功率做比例運算。模數(shù)轉(zhuǎn)換器的性能主要由靜態(tài)參數(shù)和動態(tài)參數(shù)來表示。第三章：Pipeline ADC系統(tǒng)結(jié)構(gòu)設計和數(shù)字校正。 課題目標與意義本課題研究的14位40MSPS Pipeline ADC，采用CMOS工藝和運放共享技術(shù)，依托模擬集成電路重點實驗室，設計一款能夠滿足當前無線通信系統(tǒng)要求的高速ADC，設計要求性能指標達到分辨率14bit，轉(zhuǎn)換速率為40MSPS，SFDR不低于75dB，最大功耗為150mw的Pipeline ADC，高性能、低功耗ADC是未來主流ADC的發(fā)展方向，本課題具有一定的研究意義價值的。在國際學術(shù)界，MIT、. Berkeley、Oregon State University、Stanford、IMEC等大學和機構(gòu)在這一領域的研究一直處于國際領先水平。采用數(shù)字校正，也能極大的降低對比較器的要求。在無線通信和軍事等高端應用領域，需要ADC同時具有高速、高精度、低功耗和低噪聲等性能。而模數(shù)轉(zhuǎn)換器作為電子通訊系統(tǒng)和大自然溝通的媒介，在這個大前提下飛速發(fā)展[1]。通過軟件的控制，相同的硬件電路可服務于不同的通信標準 軟件定義無線電原理圖Fig. Software Defined Radio Architecture未來無線通信系統(tǒng)的發(fā)展趨向于無需前端的變頻和濾波電路，從基帶采樣到中頻采樣，最終目標是ADC直接數(shù)字化RF信號這樣有利于系統(tǒng)的小型化和低功耗。高速、高精度ADC的設計和實現(xiàn)將是未來發(fā)展新型通信系統(tǒng)的瓶頸和研究重點。國內(nèi)自主研發(fā)的ADC也可以達到12位40MSPS的高水平，因此，國內(nèi)ADC技術(shù)的發(fā)展還有很大的前景，在國內(nèi)展開有關(guān)高性能和低功耗的ADC的研究，將有助于提高國內(nèi)在此領域的研發(fā)水平。③Pipeline ADC關(guān)鍵單元設計。運放共享、SubADC、時鐘、基準源都給出了具體電路圖，確定了關(guān)鍵器件的設計參數(shù)。為了表征模數(shù)轉(zhuǎn)換器直流傳輸函數(shù)的非線性行為，我們定義了差分非線性誤差（DNL）和積分非線性誤差（INL）。其表達式為： ()式中，V(fsig)是基波的功率均方根，V(fspur)是最大雜波的功率均方根。經(jīng)過采樣和量化，模擬信號就完全被轉(zhuǎn)變?yōu)閿?shù)字碼[6]。 Flash ADCFlash ADC，全并行模數(shù)轉(zhuǎn)換器，是一種實現(xiàn)模擬信號數(shù)字化最快的一種可行結(jié)構(gòu)[7]。另外每一級比較器失調(diào)電壓必須小于210，這個條件也很難實現(xiàn)。 Foldinginterpolating ADCFolding ADC（折疊型）使用并行的Flash ADC結(jié)構(gòu)具有很高的轉(zhuǎn)換速率同時減少了比較器數(shù)目降低了功耗[9]。圖 4bit 內(nèi)插型模數(shù)轉(zhuǎn)換器Figure 4 bit Interpolating ADC 內(nèi)插系數(shù)為4示意圖Figure diagram of interpolating factor 4 折疊內(nèi)插（foldinginterpolating）結(jié)構(gòu)結(jié)合了折疊式與內(nèi)插式兩種結(jié)構(gòu)的優(yōu)點，折疊減少了比較器數(shù)量，內(nèi)插減少了輸入電容和預放大器的數(shù)量，因此折疊內(nèi)插結(jié)構(gòu)在保持速度的前提下，減小了芯片面積并降低了系統(tǒng)功耗。將造成K/2個時鐘周期的延遲。最后，流水線型模數(shù)轉(zhuǎn)換器在精度和速度上具有天生的優(yōu)勢，是高速高精度數(shù)模轉(zhuǎn)換器的首選結(jié)構(gòu)[12]。選擇多位的第一級流水線，雖然會增加其功耗，但是可降低對電容匹配的要求以及后級流水線的設計，因此在多位前級的情況下。當輸入電壓剛剛超過第一個比較器的閾值時，輸出會出現(xiàn)最壞的值，這是因為在這一點,最小可檢測的電壓被用來與相減，從而得到最大的相對誤差電壓： （）從而得到由電容失配引起的RMS殘差電壓誤差為： （）此誤差項必須小于剩余級的1/4LSB，即 （）由以上可得，在多位前端級中允許的電容匹配精度為： （）上式就給出了在K位的級中，為了達到系統(tǒng)N位的分辨率所需要的電容匹配精度。因此為了限制ADC每一級的誤差小于1/2LSB， （）其中，F(xiàn)S是ADC的滿幅度范圍，如果每一級的誤差是相同的，上式可以寫成 （）可以看出，所有級相同誤差共同的影響與第一級誤差的關(guān)系是F的倍數(shù)關(guān)系，而F取決于SHA的增益。在流水線級中的主要誤差源為熱噪聲和電容失配,兩者都與每級的信號電容成比例關(guān)系。典型情況下，（單級）（兩級）之間。它的優(yōu)點在于用加法器實現(xiàn)減法邏輯避免了減法繁雜的運算[17]。系統(tǒng)存在失調(diào)誤差，傳輸特性曲線的輸出再下一級的輸入范圍之內(nèi)。在改進型數(shù)字校正方法中，這兩個問題都可以通過人為地對閾值電壓加入系統(tǒng)失調(diào)來避免這些問題。通常最右邊的閾值可以省略，因為采用改進型校正方法的SubADC比較器擁有的校正范圍，在校正范圍之內(nèi)閾值的平移不會產(chǎn)生誤差。7級流水線的數(shù)據(jù)輸出首先進入延遲對準模塊，進行延遲調(diào)整后進入數(shù)字校正模塊，最終形成14位數(shù)據(jù)輸出。下面我們來分析這幾種噪聲。在有些情況應用場合下，要求較為嚴格，僅要求信噪比SNR有1dB的衰減。采樣電壓中的誤差是理想采樣時間點和實際采樣時間點之間輸入電壓信號的差值引起的[22]。在無源采樣過程中，噪聲受到RC時間常量的聯(lián)合限制。采樣保持電路可減少ADC大部分動態(tài)誤差。如果CS和是大小不同的電容，那么信號傳輸?shù)紺F以后運算放大器的輸出端電壓為 （） 獨立采樣反饋電容的SC結(jié)構(gòu)Figure configuration with separate CS and 在采樣相時，輸入信號的瞬時值被采樣到采樣電容上。例如，要得到2的閉環(huán)增益，如果忽略寄生電容，這種結(jié)構(gòu)的反饋系數(shù),，因此提高了帶寬。設計MOS開關(guān)的兩個主要問題是導通電阻和電荷注入[25]。它比常見的CMOS開關(guān)復雜得多，因此常用于第一級S/H電路的采樣開關(guān)。所以晶體管PMOS4的柵極只能采樣開關(guān)的柵極上，在時鐘為高時保證晶體管可靠的關(guān)斷，相反在時鐘為高的時，需要保證其可靠的導通。對于本課題高速高精度的Pipeline ADC，除了考慮增益和帶寬之外，還要照顧到輸出擺幅，噪聲、功耗等方面的性能。運放直流增益靜態(tài)誤差應該小于剩余分辨率， ()時，第一級開環(huán)運放直流增益A90dB。因此在一些放大器中就會發(fā)生壓擺。套筒式結(jié)構(gòu)，增加了共源共柵晶體管因此輸出信號擺幅變成了。 MDAC開關(guān)電容電路圖Figure Switchedcapacitor circuit implementation of the MDAC MDAC開關(guān)電容電路Figure Switchedcapacitor implementation of the MDAC 非交疊時鐘Figure nonoverlapping clock phases MDAC的工作原理。使用1bit數(shù)字校正因此殘差增益會減小2倍。因此運放的需求是級分辨率的弱函數(shù)。如果電路是全差分結(jié)構(gòu)，正負極的采樣電容為C，那么信號帶寬內(nèi)的KT/C噪聲是（）式的2倍。，我們認為熱噪聲來源于開關(guān)和運放，為了簡化計算，假定運放輸入端寄生電容可以忽略運放增益為理想增益。式（）還代表了總的噪聲功率。量化噪聲為 （）由熱噪聲小于量化噪聲，我們得出 （）因此，第一級總采樣電容獨立于級分辨率。當熱噪聲等于量化噪聲時SNR下降3dB，因此電容在實際設計中必須為其它噪聲源留有余地。為了便于分析，我們忽略寄生電容，帶寬近似表達式為 ()C2理論最小值由式（）決定，因此 ()有的情況下，為了節(jié)省設計時間所有級采用相同的設計并不把功耗作為首要考慮因素。如果MDAC的反饋因子很小時，線性建立很容易實現(xiàn)。而如果電容匹配度提高2倍那么分辨率提高1bit ENOB。 MDAC運放共享設計為了進一步降低系統(tǒng)功耗，對第2級、第3級的MDAC中的運放采用了運放共享的設計，即由于級與級之間采樣、保持過程的交替性，只設計一個運放，通過合適的時序控制來達到交替進行第3級的采樣、保持過程。因此。 典型的subADC結(jié)構(gòu)Figure structure of a typical subADC下面我們就subADC核心部分說明subADC工作原理。因此這里不再重復說明。該預放大的輸入結(jié)構(gòu)為4管輸入，包括兩個差分對，分別接與，以及與。，這些比較器的閾值電壓由電路中的電阻串聯(lián)來提供，輸出通過Bubble校正邏輯降低閾值誤差。在放大相時，S7A/Φ2’、S7B/Φ2’關(guān)斷，S6A/Φ1’、S6B/Φ1’導通，A1的輸出端與A2的輸入端關(guān)斷，C3A、C3B兩端電壓虛地，C4A、C4B兩端電荷與上一次采樣狀態(tài)下的C3A、C3B、C4A、C4B兩端電荷相等，產(chǎn)生的電壓增益分別（C3A+C4A）/ C4A、（C3B+C4B）/ C4B，由于C3A=C3B=C4A=C4B，最終實現(xiàn)了2倍放大功能。由于本設計的ADC具有14位的高精度，因此對運放的增益要求較高，而普通的單級套筒式運放要得到如此高的增益條件以及越來越短的溝道尺寸條件下，則需要嵌套2層或更多的增益增強運放，因此會使得doublet問題相當突出，在同時面對高速的情況下功耗會急劇增加[32]。雖然級分辨率的改變會影響電容匹配，但是器件匹配對性能的影響依賴于具體電路實現(xiàn)，下面我們就具體分析。如果負載電容很大，最大隨級分辨率增加而降低。第一級MDAC閉環(huán)3dB帶寬為（假定單極運放） ()Cload為運放輸出端負載電容，n1為第一級分辨率，C1為第一級MDAC單位電容，Cp為運放輸入端的寄生電容。當增益因子Gi很大時，該級以后的熱噪聲就會被削弱。通過上面的分析，對于高精度高速ADC運放噪聲對第一級MDAC可以忽略不計。系數(shù)可以表示為， （）相應的譜密度, （）其中g(shù)m為運放的輸入跨導，nt為噪聲貢獻因子，R1為輸入開關(guān)電阻，R2為運放反饋環(huán)路開關(guān)電阻。由于會導致增加噪聲帶寬的后果，增加輸入跨導的方法幾乎不可行。1/f噪聲可以通過相關(guān)雙采樣等電路技術(shù)消除，所以這里不做分析。 ，圖 級傳輸函數(shù)Figure Input/output transfer function of the stage在前面我們得到了帶有有限運放增益的傳輸函數(shù) ()A0是直流增益，Ctotal是運放輸入端在保持相總的電容。在保持相，為高，電容連接到運放的輸出端而其他電容根據(jù)SubADC的輸出情況連接到、和。因此，開關(guān)電容應用中套筒式結(jié)構(gòu)多數(shù)情況下是最佳選擇。套筒式運算放大器不僅具有高非主極點的優(yōu)點還具有高的電源效率。單位增益帶寬可以用下式表示 ()是輸入差分對管M0和M1的跨導，是負載電容。 套筒式放大器Figure telescopic singlestage opamp在SC Pipeline ADC設計中，核心是運算放大器的設計。在這里管NMOS6’就是充當這個條件，它是使管PMOS2導通的管子。NMOS1的柵極與主開關(guān)連接，其柵源電壓為電源電壓。否則就會由非線性開關(guān)引入非線性問題，特別是在低電壓和高速設計中尤為重要[26]。在不同的時鐘階段分別起到采樣電容和反饋電容的特點，我們將其稱之為電容翻轉(zhuǎn)式S/H結(jié)構(gòu)。此外，此種結(jié)構(gòu)具有最大的反饋系數(shù)，所以其中的運放速度要求比前者降低。,，為了便于分析，只對單端進行討論。但是在高頻（幾兆赫茲的時鐘頻率）應用領域，白噪聲占主導地位，閃爍噪聲對系統(tǒng)噪聲的貢獻可以忽略，在噪聲混疊情況下尤為如此。信噪比和時鐘抖動關(guān)系可表示為 （）式中，f為輸入信號的頻率，為時鐘抖動的均方根值。在本設計中，由于ADC具有14位的分辨率，我們使用4pF以增加設計裕量。假定噪聲傳播系統(tǒng)具有單極點頻率響應特性，則通過對噪聲譜密度在全頻段上積分就能得到總噪聲方差： 噪聲計算簡化電路Figure the simplified circuit for noise calculating（） 這里忽略了MOS開關(guān)的寄生電容。4 Pipeline ADC電路實現(xiàn)前一章對Pipeline整體系統(tǒng)設計和數(shù)字校正原理進行了理論分析和電路結(jié)構(gòu)的介紹。 graph of delay alignment and digital error correction而數(shù)字校正的實現(xiàn)是通過每級錯位相加所得到的。先一步需要驗證的是這種方法在失調(diào)的情況下是否能夠產(chǎn)生正確的輸出碼并避開減法操作。同理，負失調(diào)的情況也是相同的方法。 ADC的傳輸特性曲線 The input/output characteristic of a 2bit stage in a pipeline ADC ，2級Pipeline ADC Vin（1）和Vin(2)對應的4bit輸出碼分別是1000和0111，在這種不存在失調(diào)誤差的情況下，數(shù)字誤差校正并不需要。對于4bitADC來說第一級需要2bit，3個比較器。由上圖可看出，功耗誤差曲線是與功耗效率比成反比關(guān)系的。并且在采用了2位每級的結(jié)構(gòu)后，還能進行每級按比例縮小的設計，其原理如下。所以非線性的研究對級分辨率有著重要的影響[14]。 流水線中的多位前端MDAC MDAC of multibit frontend pipeline architectur