【正文】 比較高的精度和速度，有可能實現(xiàn)高速、高精度ADC，不過業(yè)界設計的流水線ADC的功耗通常很高，有很大的改進空間。國內自主研發(fā)的ADC也可以達到12位40MSPS的高水平，因此，國內ADC技術的發(fā)展還有很大的前景，在國內展開有關高性能和低功耗的ADC的研究，將有助于提高國內在此領域的研發(fā)水平。在工業(yè)界，ADI、TI、Maxim、Linear、NXP等公司走在設計和研發(fā)ADC的前列。高速、高精度ADC的設計和實現(xiàn)將是未來發(fā)展新型通信系統(tǒng)的瓶頸和研究重點。采用級間放大，在非線性和功耗、芯片面積方面都有很高的優(yōu)勢。通過軟件的控制，相同的硬件電路可服務于不同的通信標準 軟件定義無線電原理圖Fig. Software Defined Radio Architecture未來無線通信系統(tǒng)的發(fā)展趨向于無需前端的變頻和濾波電路，從基帶采樣到中頻采樣，最終目標是ADC直接數(shù)字化RF信號這樣有利于系統(tǒng)的小型化和低功耗。模數(shù)轉換器應用極其廣泛，在不同的應用領域對ADC的性能要求不同，如采用采樣率高達幾個GSPS ADC的寬帶通信，對精度的要求較低，而圖像數(shù)據(jù)采集系統(tǒng)則需要高精度的ADC來降低量化誤差的影響，對采樣率要求較低。而模數(shù)轉換器作為電子通訊系統(tǒng)和大自然溝通的媒介，在這個大前提下飛速發(fā)展[1]。大自然中的信號為模擬信號，而電子通訊產(chǎn)品的工作方式就是一種數(shù)據(jù)轉化的過程，所以研究模擬數(shù)字轉換電路和我們的生活息息相關。在無線通信和軍事等高端應用領域，需要ADC同時具有高速、高精度、低功耗和低噪聲等性能。因此，高速、高精度ADC研究，對無線通信發(fā)展有著重要作用。采用數(shù)字校正，也能極大的降低對比較器的要求。ADC在電子信息系統(tǒng)中的必要性和重要性，以及其實現(xiàn)的難度，使其一直成為國內外學術界和工業(yè)界追捧研究的熱點。在國際學術界，MIT、. Berkeley、Oregon State University、Stanford、IMEC等大學和機構在這一領域的研究一直處于國際領先水平。 很高精度的ADC多由ΔΣ ADC實現(xiàn)，但是其速度很難提高。 課題目標與意義本課題研究的14位40MSPS Pipeline ADC，采用CMOS工藝和運放共享技術，依托模擬集成電路重點實驗室，設計一款能夠滿足當前無線通信系統(tǒng)要求的高速ADC，設計要求性能指標達到分辨率14bit，轉換速率為40MSPS，SFDR不低于75dB，最大功耗為150mw的Pipeline ADC，高性能、低功耗ADC是未來主流ADC的發(fā)展方向，本課題具有一定的研究意義價值的。④電路仿真、版圖設計及驗證。第三章：Pipeline ADC系統(tǒng)結構設計和數(shù)字校正。第五章：系統(tǒng)仿真結果。模數(shù)轉換器的性能主要由靜態(tài)參數(shù)和動態(tài)參數(shù)來表示。 3位ADC的DNL和INL Figure DNL and INL for 3 bit ADCADC每一位量化誤差DNL的表達式為： ()而INL為： ()INL和DNL的關系是： ()失調誤差為零輸入時的實際的非零輸出碼，而增益誤差為當消除失調誤差后，理想轉換曲線和實際曲線在滿度時的差值，兩者都是線性誤差，不會引入非線性失真。這個參數(shù)使用標準的正弦信號作為激勵，觀察輸出的所有非理想信號的功率之和，并與輸出信號功率中基波功率做比例運算。在大多數(shù)情況下，SFDR都大于系統(tǒng)的SNR。 ADC的結構分類ADC主要用于數(shù)字信號處理電路前端，用來給系統(tǒng)提供現(xiàn)實世界模擬信號所對應的數(shù)字碼，它的工作狀態(tài)包括兩個部分：采樣和量化。 ADC的結構圖Fig. Block diagram of the ADC最小權重位LSB(Least Significant Bit) 為理想N位ADC能分辨的輸入模擬量的最小增量，表達式為： ()其中表達式中的是滿量程電壓， N是ADC的有效數(shù)字輸出位數(shù)。量化誤差特性曲線通過圖中的無限精度傳輸曲線與有限精度理想傳輸曲線做差得到，理想ADC系統(tǒng)的量化誤差最大值為。Flash ADC結構理解起來相對簡單，一個N bit Flash ADC需要2N1比較器，2N1個參考電壓和數(shù)字編碼電路。比較器產(chǎn)生的數(shù)字輸出采用溫度計編碼，溫度計編碼通常由末端的編碼邏輯電路轉化成二進制碼。這就是為什么高于8 bit分辨率Flash ADC很難見到的原因。在 Subranging ADC結構中，細量化器有滿兩成的準確性要求而粗量化器相比而言對準確度要求相對要寬松得多[8]。 ADC的基本結構，主要由折疊預處理器，粗量化器，細量化器和編碼電路構成。折疊模塊將滿度劃分為4個范圍區(qū)間，并將輸入信號折疊進每個區(qū)間中，在每個區(qū)間中進行細量化，最大的特點是在保持速度的前提下，極大的減少了所需要的比較器。 折疊內插結構框圖Figure diagram of foldinginterpolating ADC此外，折疊內插結構的另一個優(yōu)勢是采用折疊內插模數(shù)轉換器作為時間交錯結構中的通道轉換器，可以實現(xiàn)低通道數(shù)、低功耗的高速模數(shù)轉換器 [10]。 流水線ADC結構框圖Figure A Pipeline ADC block diagram每一級的SHA捕捉輸入的模擬信號，再通過子ADC量化產(chǎn)生數(shù)字輸出信號，數(shù)字信號通過子DAC后，被還原成對應碼字的模擬信號，接著從原輸入信號中減去子DAC的輸出信號后得到殘差信號，最后此信號被放大到滿幅度后送入流水線的下一級進行量化。K/2個時鐘周期后開始，每個時鐘周期就都會有完整的數(shù)字碼輸出。 不同結構ADC性能比較Table Performance constast of different ADC結構比較器數(shù)目輸入電容S/H電路誤差修正精度速度Flash很多很大無無最低最高Twostep一般普通有需要普通較低折疊內插一般普通有無較高較高Pipeline較少較小有需要較高高Flash模數(shù)轉換器設計由于只有比較器和編碼電路，因此可以達到很高的轉換速度，不過其分辨率一半限制在4～6位的精度。 本章小結本章圍繞ADC性能參數(shù)，不同ADC的結構特點對ADC進行了分析，由于流水線結構具有集精度和速度于一體的優(yōu)點，所以我們選擇流水線結構來作為ADC核心，設計一個功耗150mW高速高精度低功耗的14位40MSPS模數(shù)轉換器。 Pipeline ADC系統(tǒng)設計對于流水線級來說，由于第一級流水線直接對輸入信號進行量化，因此需要具有系統(tǒng)最高的精度，而第一級流水線的量化位數(shù)選擇則直接關系到其本身的功耗、面積以及對其后剩余流水線級的逐級按比例縮小時的參數(shù)設計。 多位前端流水線結構 Frontend pipeline architecture with multibit多位的前端流水線級可在無電容修調或校準的情況下，提高整個流水線A/D轉換器的線性度到10位以上，而不會消耗過多的功耗和面積。DAC的電壓為： （）其中，假設放大器的反饋電容C1具有單位值C，因此在含有電容失配的情況下， （）其中每個代表Ci與C之間的相對電容失配。 不同分辨率下多位前端級所需的電容匹配精度 effect of total resolution on capacitor matching resolution 從圖上可看出，對于12位的A/D轉換器，若采用傳統(tǒng)的2位的結構，這在CMOS工藝下是難以實現(xiàn)的。，一共K級，每一級都包含SHA和誤差源，取決于第級的模擬輸入信號，代表了失調、增益、非線性和量化誤差。當G=1，F(xiàn)=k；當G1 ,F1；當G=2時，由第一級決定整個ADC的誤差，級分辨率選擇必須滿足G2。以第一級功耗為參考的系統(tǒng)功耗取決于縮放因子S和流水線級數(shù)NS： （）如果級與級之間的縮放因子為常數(shù)，那么上式可以簡化為: （）。他們以一種非相關的相加關系，給出輸出噪聲為： （）當對流水線級尺寸進行按比例縮小時，在減小功耗的同時，由于噪聲和電容失配的增加，也會降低系統(tǒng)的轉換精度[15]。理想情況下，但是實際上，考慮到寄生參數(shù)并不是按比例縮放，在本設計中，[16]。每級的時間常量可通過求解動態(tài)建立的精度方程得到： （）可求得為： （）第i級在最大階躍時的功耗可得出為： （）最后，可得到流水線級總的功耗為： （）因此在設計時，需要綜合考慮、對功耗的影響，使得總功耗不超出給定范圍。第二級需要3bit，7個比較器。 subADC的傳輸特性曲線。在正失調的情況下（如（1）箭頭標注），當前級的輸出碼是0100不是理想的1000。存在負失調的情況下，當前級的輸出碼是1000，這里必須做減法。這里使用冗余位來校正誤差，所以每一級都會重疊的產(chǎn)生數(shù)字輸出碼。 改進型數(shù)字校正方法2 bit/級 Pipeline ADC傳輸特性Figure the input/output characteristic of a 2bit stage in a pipeline ADC with a modified digital error correction首先只需要討論存在負失調的情況，閾值電壓向左移動并與Y軸重疊。這種改進型的數(shù)字校正方法需要2個比較器，只產(chǎn)生3個數(shù)字輸出碼。 校正算法結構示意Figure diagram of digital correction arithmetic。 Pipeline ADC總體結構Figure architecture of Pipeline ADC 本章小結在本章中，我們對Pipeline ADC的系統(tǒng)設計進行了理論分析，+，不僅降低了后級的設計指標，更進一步降低了系統(tǒng)總的延遲。本章將在前一章分析的基礎上，并結合本項目的要求設計具體的電路實現(xiàn)方案。①熱噪聲任何采樣電路都可以看作由一個MOS開關和電容構成，開關存在有限導通電阻會產(chǎn)生熱噪聲[21]。從式()可知，噪聲總量與R無關，這是因為隨著R的增大，雖然噪聲的均方值變大，但是3dB帶寬變小了，最后的噪聲總量不變。,。②時鐘抖動采樣瞬間的隨機變化被稱為抖動。反過來這種差值與時鐘抖動和輸入信號變化率（微商）成比例。從式中可以看出，提高輸入信號的幅值并不能提高信噪比，這是因為它同時提高了電壓誤差。當放大器作用于傳輸函數(shù)電路時（通常發(fā)生在保持模式，但是一些閉環(huán)S/H電路結構中也發(fā)生在采樣模式），它的增益帶寬很大程度上成為了決定性的聯(lián)合限制因子。如果在一些需要考慮閃爍噪聲的場合，我們可以通過相關雙采樣和斬波法來消除[23]。由于前端S/H電路限制了整個系統(tǒng)的動態(tài)性能，所以S/H的實現(xiàn)關系到整個系統(tǒng)的性能指標[24]。圖中的開關均處于閉合狀態(tài)（采樣階段），箭頭方向表示傳輸（保持）階段。保持相時，采樣電容上的電荷由于反饋虛地的作用被傳輸?shù)椒答侂娙萆?。它的缺點是輸入輸出共模必須相當，否則如果運放的輸入共模范圍較小，其輸入差分對管將很容易進入線性區(qū)。開關電容電路的帶寬是由運放的跨導Gm，反饋系數(shù)以及負載電容共同決定，為 （）是從輸出端總的電容。 MOS 開關Figure MOS switches在開關電容（SC）。對于NMOS開關導通電阻為（假定Vds=0） （）電荷注入電壓 （）是MOS開關源極和漏極之間的等效電容。圖 自舉開關原理圖Figure conceptual bootstrapped switch為了解決這個問題，我們常用自舉開關替代普通CMOS開關來作為采樣開關對高頻輸入信號進行采樣。圖 自舉開關設計方案Figure implementation of bootstrapped switch在本文中設計的自舉開關方案中，所有MOS管的柵源電壓都限制為VDD,便于操作的實現(xiàn)。在相時，兩者柵源電壓為零，導致其為關斷狀態(tài)。對于管PMOS2來說，由于其存在工藝問題如果時鐘接在柵極，為高的時柵源電壓就變成了2VDD，這樣做的目的是為了柵源電壓在為高的時為VDD（也就是電容C兩端的電壓），在為高的時，管PMOS6連接管PMOS2的柵極到VDD，達到關斷的目的。因為只有節(jié)點E的電壓近似于零的時候NMOS6’ 管才導通。常見的運放有三種結構，分別是：兩級結構、折疊共源共柵、套筒式。為了避免運放非理想特性對線性度的影響，運放必須有足夠的直流增益和帶寬，使得在半個時鐘周期內輸出可以建立到理想值的范圍之內[27]。實際的運放增益出于過程中其他因素考慮比計算值至少要大6dB。第一個非主極點是由共源共柵晶體管M2(M3)產(chǎn)生， （）為管M2(M3)的跨導，為M2(M3)的柵源寄生電容，為M0(M1)的柵漏寄生電容，為管M2(M3)源極總的襯底電容。為了不引起變形，我們必須保證壓擺精度。這是因為輸入設備除了偏置電流以外沒有額外的電流，這就在提高了壓擺率和單位增益帶寬的同時降低了熱噪聲。為了在熱噪聲限制條件下保持相同的信噪比我們必須把電容提高到倍，也就是28%。 SC MDAC電路在本文所設計的Pipeline ADC中使用了兩種不同的M