【正文】 比較高的精度和速度，有可能實(shí)現(xiàn)高速、高精度ADC，不過(guò)業(yè)界設(shè)計(jì)的流水線ADC的功耗通常很高，有很大的改進(jìn)空間。國(guó)內(nèi)自主研發(fā)的ADC也可以達(dá)到12位40MSPS的高水平，因此，國(guó)內(nèi)ADC技術(shù)的發(fā)展還有很大的前景，在國(guó)內(nèi)展開(kāi)有關(guān)高性能和低功耗的ADC的研究，將有助于提高國(guó)內(nèi)在此領(lǐng)域的研發(fā)水平。在工業(yè)界，ADI、TI、Maxim、Linear、NXP等公司走在設(shè)計(jì)和研發(fā)ADC的前列。高速、高精度ADC的設(shè)計(jì)和實(shí)現(xiàn)將是未來(lái)發(fā)展新型通信系統(tǒng)的瓶頸和研究重點(diǎn)。采用級(jí)間放大，在非線性和功耗、芯片面積方面都有很高的優(yōu)勢(shì)。通過(guò)軟件的控制，相同的硬件電路可服務(wù)于不同的通信標(biāo)準(zhǔn) 軟件定義無(wú)線電原理圖Fig. Software Defined Radio Architecture未來(lái)無(wú)線通信系統(tǒng)的發(fā)展趨向于無(wú)需前端的變頻和濾波電路，從基帶采樣到中頻采樣，最終目標(biāo)是ADC直接數(shù)字化RF信號(hào)這樣有利于系統(tǒng)的小型化和低功耗。模數(shù)轉(zhuǎn)換器應(yīng)用極其廣泛，在不同的應(yīng)用領(lǐng)域?qū)DC的性能要求不同，如采用采樣率高達(dá)幾個(gè)GSPS ADC的寬帶通信，對(duì)精度的要求較低，而圖像數(shù)據(jù)采集系統(tǒng)則需要高精度的ADC來(lái)降低量化誤差的影響，對(duì)采樣率要求較低。而模數(shù)轉(zhuǎn)換器作為電子通訊系統(tǒng)和大自然溝通的媒介，在這個(gè)大前提下飛速發(fā)展[1]。大自然中的信號(hào)為模擬信號(hào)，而電子通訊產(chǎn)品的工作方式就是一種數(shù)據(jù)轉(zhuǎn)化的過(guò)程，所以研究模擬數(shù)字轉(zhuǎn)換電路和我們的生活息息相關(guān)。在無(wú)線通信和軍事等高端應(yīng)用領(lǐng)域，需要ADC同時(shí)具有高速、高精度、低功耗和低噪聲等性能。因此，高速、高精度ADC研究，對(duì)無(wú)線通信發(fā)展有著重要作用。采用數(shù)字校正，也能極大的降低對(duì)比較器的要求。ADC在電子信息系統(tǒng)中的必要性和重要性，以及其實(shí)現(xiàn)的難度，使其一直成為國(guó)內(nèi)外學(xué)術(shù)界和工業(yè)界追捧研究的熱點(diǎn)。在國(guó)際學(xué)術(shù)界，MIT、. Berkeley、Oregon State University、Stanford、IMEC等大學(xué)和機(jī)構(gòu)在這一領(lǐng)域的研究一直處于國(guó)際領(lǐng)先水平。 很高精度的ADC多由ΔΣ ADC實(shí)現(xiàn)，但是其速度很難提高。 課題目標(biāo)與意義本課題研究的14位40MSPS Pipeline ADC，采用CMOS工藝和運(yùn)放共享技術(shù)，依托模擬集成電路重點(diǎn)實(shí)驗(yàn)室，設(shè)計(jì)一款能夠滿足當(dāng)前無(wú)線通信系統(tǒng)要求的高速ADC，設(shè)計(jì)要求性能指標(biāo)達(dá)到分辨率14bit，轉(zhuǎn)換速率為40MSPS，SFDR不低于75dB，最大功耗為150mw的Pipeline ADC，高性能、低功耗ADC是未來(lái)主流ADC的發(fā)展方向，本課題具有一定的研究意義價(jià)值的。④電路仿真、版圖設(shè)計(jì)及驗(yàn)證。第三章：Pipeline ADC系統(tǒng)結(jié)構(gòu)設(shè)計(jì)和數(shù)字校正。第五章：系統(tǒng)仿真結(jié)果。模數(shù)轉(zhuǎn)換器的性能主要由靜態(tài)參數(shù)和動(dòng)態(tài)參數(shù)來(lái)表示。 3位ADC的DNL和INL Figure DNL and INL for 3 bit ADCADC每一位量化誤差DNL的表達(dá)式為： ()而INL為： ()INL和DNL的關(guān)系是： ()失調(diào)誤差為零輸入時(shí)的實(shí)際的非零輸出碼，而增益誤差為當(dāng)消除失調(diào)誤差后，理想轉(zhuǎn)換曲線和實(shí)際曲線在滿度時(shí)的差值，兩者都是線性誤差，不會(huì)引入非線性失真。這個(gè)參數(shù)使用標(biāo)準(zhǔn)的正弦信號(hào)作為激勵(lì)，觀察輸出的所有非理想信號(hào)的功率之和，并與輸出信號(hào)功率中基波功率做比例運(yùn)算。在大多數(shù)情況下，SFDR都大于系統(tǒng)的SNR。 ADC的結(jié)構(gòu)分類ADC主要用于數(shù)字信號(hào)處理電路前端，用來(lái)給系統(tǒng)提供現(xiàn)實(shí)世界模擬信號(hào)所對(duì)應(yīng)的數(shù)字碼，它的工作狀態(tài)包括兩個(gè)部分：采樣和量化。 ADC的結(jié)構(gòu)圖Fig. Block diagram of the ADC最小權(quán)重位LSB(Least Significant Bit) 為理想N位ADC能分辨的輸入模擬量的最小增量，表達(dá)式為： ()其中表達(dá)式中的是滿量程電壓， N是ADC的有效數(shù)字輸出位數(shù)。量化誤差特性曲線通過(guò)圖中的無(wú)限精度傳輸曲線與有限精度理想傳輸曲線做差得到，理想ADC系統(tǒng)的量化誤差最大值為。Flash ADC結(jié)構(gòu)理解起來(lái)相對(duì)簡(jiǎn)單，一個(gè)N bit Flash ADC需要2N1比較器，2N1個(gè)參考電壓和數(shù)字編碼電路。比較器產(chǎn)生的數(shù)字輸出采用溫度計(jì)編碼，溫度計(jì)編碼通常由末端的編碼邏輯電路轉(zhuǎn)化成二進(jìn)制碼。這就是為什么高于8 bit分辨率Flash ADC很難見(jiàn)到的原因。在 Subranging ADC結(jié)構(gòu)中，細(xì)量化器有滿兩成的準(zhǔn)確性要求而粗量化器相比而言對(duì)準(zhǔn)確度要求相對(duì)要寬松得多[8]。 ADC的基本結(jié)構(gòu)，主要由折疊預(yù)處理器，粗量化器，細(xì)量化器和編碼電路構(gòu)成。折疊模塊將滿度劃分為4個(gè)范圍區(qū)間，并將輸入信號(hào)折疊進(jìn)每個(gè)區(qū)間中，在每個(gè)區(qū)間中進(jìn)行細(xì)量化，最大的特點(diǎn)是在保持速度的前提下，極大的減少了所需要的比較器。 折疊內(nèi)插結(jié)構(gòu)框圖Figure diagram of foldinginterpolating ADC此外，折疊內(nèi)插結(jié)構(gòu)的另一個(gè)優(yōu)勢(shì)是采用折疊內(nèi)插模數(shù)轉(zhuǎn)換器作為時(shí)間交錯(cuò)結(jié)構(gòu)中的通道轉(zhuǎn)換器，可以實(shí)現(xiàn)低通道數(shù)、低功耗的高速模數(shù)轉(zhuǎn)換器 [10]。 流水線ADC結(jié)構(gòu)框圖Figure A Pipeline ADC block diagram每一級(jí)的SHA捕捉輸入的模擬信號(hào)，再通過(guò)子ADC量化產(chǎn)生數(shù)字輸出信號(hào)，數(shù)字信號(hào)通過(guò)子DAC后，被還原成對(duì)應(yīng)碼字的模擬信號(hào)，接著從原輸入信號(hào)中減去子DAC的輸出信號(hào)后得到殘差信號(hào)，最后此信號(hào)被放大到滿幅度后送入流水線的下一級(jí)進(jìn)行量化。K/2個(gè)時(shí)鐘周期后開(kāi)始，每個(gè)時(shí)鐘周期就都會(huì)有完整的數(shù)字碼輸出。 不同結(jié)構(gòu)ADC性能比較Table Performance constast of different ADC結(jié)構(gòu)比較器數(shù)目輸入電容S/H電路誤差修正精度速度Flash很多很大無(wú)無(wú)最低最高Twostep一般普通有需要普通較低折疊內(nèi)插一般普通有無(wú)較高較高Pipeline較少較小有需要較高高Flash模數(shù)轉(zhuǎn)換器設(shè)計(jì)由于只有比較器和編碼電路，因此可以達(dá)到很高的轉(zhuǎn)換速度，不過(guò)其分辨率一半限制在4～6位的精度。 本章小結(jié)本章圍繞ADC性能參數(shù)，不同ADC的結(jié)構(gòu)特點(diǎn)對(duì)ADC進(jìn)行了分析，由于流水線結(jié)構(gòu)具有集精度和速度于一體的優(yōu)點(diǎn)，所以我們選擇流水線結(jié)構(gòu)來(lái)作為ADC核心，設(shè)計(jì)一個(gè)功耗150mW高速高精度低功耗的14位40MSPS模數(shù)轉(zhuǎn)換器。 Pipeline ADC系統(tǒng)設(shè)計(jì)對(duì)于流水線級(jí)來(lái)說(shuō)，由于第一級(jí)流水線直接對(duì)輸入信號(hào)進(jìn)行量化，因此需要具有系統(tǒng)最高的精度，而第一級(jí)流水線的量化位數(shù)選擇則直接關(guān)系到其本身的功耗、面積以及對(duì)其后剩余流水線級(jí)的逐級(jí)按比例縮小時(shí)的參數(shù)設(shè)計(jì)。 多位前端流水線結(jié)構(gòu) Frontend pipeline architecture with multibit多位的前端流水線級(jí)可在無(wú)電容修調(diào)或校準(zhǔn)的情況下，提高整個(gè)流水線A/D轉(zhuǎn)換器的線性度到10位以上，而不會(huì)消耗過(guò)多的功耗和面積。DAC的電壓為： （）其中，假設(shè)放大器的反饋電容C1具有單位值C，因此在含有電容失配的情況下， （）其中每個(gè)代表Ci與C之間的相對(duì)電容失配。 不同分辨率下多位前端級(jí)所需的電容匹配精度 effect of total resolution on capacitor matching resolution 從圖上可看出，對(duì)于12位的A/D轉(zhuǎn)換器，若采用傳統(tǒng)的2位的結(jié)構(gòu)，這在CMOS工藝下是難以實(shí)現(xiàn)的。，一共K級(jí)，每一級(jí)都包含SHA和誤差源，取決于第級(jí)的模擬輸入信號(hào)，代表了失調(diào)、增益、非線性和量化誤差。當(dāng)G=1，F(xiàn)=k；當(dāng)G1 ,F1；當(dāng)G=2時(shí)，由第一級(jí)決定整個(gè)ADC的誤差，級(jí)分辨率選擇必須滿足G2。以第一級(jí)功耗為參考的系統(tǒng)功耗取決于縮放因子S和流水線級(jí)數(shù)NS： （）如果級(jí)與級(jí)之間的縮放因子為常數(shù)，那么上式可以簡(jiǎn)化為: （）。他們以一種非相關(guān)的相加關(guān)系，給出輸出噪聲為： （）當(dāng)對(duì)流水線級(jí)尺寸進(jìn)行按比例縮小時(shí)，在減小功耗的同時(shí)，由于噪聲和電容失配的增加，也會(huì)降低系統(tǒng)的轉(zhuǎn)換精度[15]。理想情況下，但是實(shí)際上，考慮到寄生參數(shù)并不是按比例縮放，在本設(shè)計(jì)中，[16]。每級(jí)的時(shí)間常量可通過(guò)求解動(dòng)態(tài)建立的精度方程得到： （）可求得為： （）第i級(jí)在最大階躍時(shí)的功耗可得出為： （）最后，可得到流水線級(jí)總的功耗為： （）因此在設(shè)計(jì)時(shí)，需要綜合考慮、對(duì)功耗的影響，使得總功耗不超出給定范圍。第二級(jí)需要3bit，7個(gè)比較器。 subADC的傳輸特性曲線。在正失調(diào)的情況下（如（1）箭頭標(biāo)注），當(dāng)前級(jí)的輸出碼是0100不是理想的1000。存在負(fù)失調(diào)的情況下，當(dāng)前級(jí)的輸出碼是1000，這里必須做減法。這里使用冗余位來(lái)校正誤差，所以每一級(jí)都會(huì)重疊的產(chǎn)生數(shù)字輸出碼。 改進(jìn)型數(shù)字校正方法2 bit/級(jí) Pipeline ADC傳輸特性Figure the input/output characteristic of a 2bit stage in a pipeline ADC with a modified digital error correction首先只需要討論存在負(fù)失調(diào)的情況，閾值電壓向左移動(dòng)并與Y軸重疊。這種改進(jìn)型的數(shù)字校正方法需要2個(gè)比較器，只產(chǎn)生3個(gè)數(shù)字輸出碼。 校正算法結(jié)構(gòu)示意Figure diagram of digital correction arithmetic。 Pipeline ADC總體結(jié)構(gòu)Figure architecture of Pipeline ADC 本章小結(jié)在本章中，我們對(duì)Pipeline ADC的系統(tǒng)設(shè)計(jì)進(jìn)行了理論分析，+，不僅降低了后級(jí)的設(shè)計(jì)指標(biāo)，更進(jìn)一步降低了系統(tǒng)總的延遲。本章將在前一章分析的基礎(chǔ)上，并結(jié)合本項(xiàng)目的要求設(shè)計(jì)具體的電路實(shí)現(xiàn)方案。①熱噪聲任何采樣電路都可以看作由一個(gè)MOS開(kāi)關(guān)和電容構(gòu)成，開(kāi)關(guān)存在有限導(dǎo)通電阻會(huì)產(chǎn)生熱噪聲[21]。從式()可知，噪聲總量與R無(wú)關(guān)，這是因?yàn)殡S著R的增大，雖然噪聲的均方值變大，但是3dB帶寬變小了，最后的噪聲總量不變。,。②時(shí)鐘抖動(dòng)采樣瞬間的隨機(jī)變化被稱為抖動(dòng)。反過(guò)來(lái)這種差值與時(shí)鐘抖動(dòng)和輸入信號(hào)變化率（微商）成比例。從式中可以看出，提高輸入信號(hào)的幅值并不能提高信噪比，這是因?yàn)樗瑫r(shí)提高了電壓誤差。當(dāng)放大器作用于傳輸函數(shù)電路時(shí)（通常發(fā)生在保持模式，但是一些閉環(huán)S/H電路結(jié)構(gòu)中也發(fā)生在采樣模式），它的增益帶寬很大程度上成為了決定性的聯(lián)合限制因子。如果在一些需要考慮閃爍噪聲的場(chǎng)合，我們可以通過(guò)相關(guān)雙采樣和斬波法來(lái)消除[23]。由于前端S/H電路限制了整個(gè)系統(tǒng)的動(dòng)態(tài)性能，所以S/H的實(shí)現(xiàn)關(guān)系到整個(gè)系統(tǒng)的性能指標(biāo)[24]。圖中的開(kāi)關(guān)均處于閉合狀態(tài)（采樣階段），箭頭方向表示傳輸（保持）階段。保持相時(shí)，采樣電容上的電荷由于反饋虛地的作用被傳輸?shù)椒答侂娙萆稀Ｋ娜秉c(diǎn)是輸入輸出共模必須相當(dāng)，否則如果運(yùn)放的輸入共模范圍較小，其輸入差分對(duì)管將很容易進(jìn)入線性區(qū)。開(kāi)關(guān)電容電路的帶寬是由運(yùn)放的跨導(dǎo)Gm，反饋系數(shù)以及負(fù)載電容共同決定，為 （）是從輸出端總的電容。 MOS 開(kāi)關(guān)Figure MOS switches在開(kāi)關(guān)電容（SC）。對(duì)于NMOS開(kāi)關(guān)導(dǎo)通電阻為（假定Vds=0） （）電荷注入電壓 （）是MOS開(kāi)關(guān)源極和漏極之間的等效電容。圖 自舉開(kāi)關(guān)原理圖Figure conceptual bootstrapped switch為了解決這個(gè)問(wèn)題，我們常用自舉開(kāi)關(guān)替代普通CMOS開(kāi)關(guān)來(lái)作為采樣開(kāi)關(guān)對(duì)高頻輸入信號(hào)進(jìn)行采樣。圖 自舉開(kāi)關(guān)設(shè)計(jì)方案Figure implementation of bootstrapped switch在本文中設(shè)計(jì)的自舉開(kāi)關(guān)方案中，所有MOS管的柵源電壓都限制為VDD,便于操作的實(shí)現(xiàn)。在相時(shí)，兩者柵源電壓為零，導(dǎo)致其為關(guān)斷狀態(tài)。對(duì)于管PMOS2來(lái)說(shuō)，由于其存在工藝問(wèn)題如果時(shí)鐘接在柵極，為高的時(shí)柵源電壓就變成了2VDD，這樣做的目的是為了柵源電壓在為高的時(shí)為VDD（也就是電容C兩端的電壓），在為高的時(shí)，管PMOS6連接管PMOS2的柵極到VDD，達(dá)到關(guān)斷的目的。因?yàn)橹挥泄?jié)點(diǎn)E的電壓近似于零的時(shí)候NMOS6’ 管才導(dǎo)通。常見(jiàn)的運(yùn)放有三種結(jié)構(gòu)，分別是：兩級(jí)結(jié)構(gòu)、折疊共源共柵、套筒式。為了避免運(yùn)放非理想特性對(duì)線性度的影響，運(yùn)放必須有足夠的直流增益和帶寬，使得在半個(gè)時(shí)鐘周期內(nèi)輸出可以建立到理想值的范圍之內(nèi)[27]。實(shí)際的運(yùn)放增益出于過(guò)程中其他因素考慮比計(jì)算值至少要大6dB。第一個(gè)非主極點(diǎn)是由共源共柵晶體管M2(M3)產(chǎn)生， （）為管M2(M3)的跨導(dǎo)，為M2(M3)的柵源寄生電容，為M0(M1)的柵漏寄生電容，為管M2(M3)源極總的襯底電容。為了不引起變形，我們必須保證壓擺精度。這是因?yàn)檩斎朐O(shè)備除了偏置電流以外沒(méi)有額外的電流，這就在提高了壓擺率和單位增益帶寬的同時(shí)降低了熱噪聲。為了在熱噪聲限制條件下保持相同的信噪比我們必須把電容提高到倍，也就是28%。 SC MDAC電路在本文所設(shè)計(jì)的Pipeline ADC中使用了兩種不同的M