【正文】 構(gòu)成一個16 位加法器電路總共使用的晶體管數(shù)量為 448 個，在位數(shù)不多的情況下，用它作加法器是一個不錯的選擇。 西南交通大學(xué)本科畢業(yè)設(shè)計(論文) 第 21 頁第 3章 超前進位加法電路設(shè)計 超前進位加法電路概述及工作原理從前面的多位串行進位加法器發(fā)現(xiàn)，只有當(dāng)前一級的進位輸出產(chǎn)生后，本級加法器的運算結(jié)果才會是正確的，同樣地本級的加法器產(chǎn)生的進位輸出送到下一級之后，下一級也才會有正確的計算結(jié)果，如此一級一級往前傳送進位輸出，最后才能得到最終的正確結(jié)果。因此整個加法器的速度快慢取決于電路中全加器產(chǎn)生進位輸出的速度，而且與全加器的個數(shù)成正比。從這時不難發(fā)現(xiàn)，只要能夠加快進位輸出產(chǎn)生的速度，就有辦法使加法器的速度提高。超前進位加法器就是本著這樣的概念來設(shè)計的，也就是希望進位的傳遞不是逐級而來的，而是希望進位的輸出是先前一步就計算出來的，然而要達到這樣的目標是要付出一些代價的 ［8］ 。 設(shè)計的概念是這樣的，串行加法器的進位輸出傳遞是序列式的，因此速度的快慢就與進位輸出要傳送幾級成正比，因此減少進位輸出傳送時間就能提高電路計算速度。如果將序列式的進位輸出傳送改成并行式的進位輸出產(chǎn)生，則高位的結(jié)果并不需要前一級的進位輸出產(chǎn)生后才能做計算，當(dāng)然電路速度就大大提高了。雖然無法達到常數(shù)時間的運算，但是所需要的時間已經(jīng)不會是與加法的位個數(shù)成正比了，大約是對數(shù)的關(guān)系。首先我們來進行公式推導(dǎo)，由前面表 221 得 和 的邏輯表達式：iSiC111 1iii iABABC??? (31)()()iiiiii???1111i (32)iii定義兩個中間變量 和 ：iGiP (33)iiAB? (34)?當(dāng) 時， 由式(32)得 ，即產(chǎn)生進位，所以 稱謂產(chǎn)生變量。若1iiAB?i?1iCiG，則 ，由式(32)得 ，即 時，低位的進位能傳送到高位的P?0iP進位輸出端，故 稱為傳輸變量。這兩個變量都與進位信號無關(guān)。將式(33) 和(34)iP代入式(31)和(32)，得： (35)1iiiS?? (36)CGP?由式(36)得各位進位信號的邏輯表達式如下： (37a)001 西南交通大學(xué)本科畢業(yè)設(shè)計(論文) 第 22 頁 (37b)110101CGPPC??? (37c)22220G (37d)3331313210P由式(37)可知，因為進位信號只與變量 、 和 有關(guān)，而 是向最低位的進ii位信號，其值為 0，所以各位的進位信號都只與兩個加數(shù)有關(guān)，它們是可以并行產(chǎn)生的。根據(jù)如上分析的原理，下面進行原理圖設(shè)計。 超前進位加法器電路設(shè)計及仿真根據(jù)上一節(jié)分析的超前進位加法器的工作原理，現(xiàn)在我們著手設(shè)計一個 4 位超前進位加法電路。由于該超前進位加法電路的輸入為兩個四位的二進制數(shù)，并且最低位有進位信號，輸出也是四位二進制數(shù)。由理論分析可知，超前進位加法器的關(guān)鍵是產(chǎn)生變量和傳輸變量，因此我們需要首先產(chǎn)生這兩組變量，作為第二級的輸入，第二級再根據(jù)前面的產(chǎn)生變量和傳輸變量計算出進位信號，最后根據(jù)進位信號求出各位輸出和。該電路根據(jù)(311) 到(37)各式得出。如圖 31 所示：圖 31 4 超前進位加法器該電路連接關(guān)系參照電子技術(shù)基礎(chǔ)（數(shù)字部分）這本書。在繼續(xù)進行后面的工作之前，首先需要進行邏輯仿真，以確定電路邏輯功能正確。我們用 VerilogXL 工具，輸入相應(yīng)代碼（見附錄） ，輸出結(jié)果如圖 32： 西南交通大學(xué)本科畢業(yè)設(shè)計(論文) 第 23 頁圖 32 4 位超前進位加法器邏輯功能通過該邏輯輸出結(jié)果進行分析，發(fā)現(xiàn)其中邏輯功能有錯，通過能電路圖反復(fù)修改，無法解決該問題，而且電路圖有些地方也難以理解，現(xiàn)決定放棄該方案，自行從基本原理進行設(shè)計。重新設(shè)計出來的原理圖如圖圖 33：圖 33 4 位超前進位加法器新結(jié)構(gòu)同樣，我們輸入附錄中的程序 1 對其進行邏輯功能仿真，仿真后的結(jié)果如圖 34： 西南交通大學(xué)本科畢業(yè)設(shè)計(論文) 第 24 頁(a) (b)圖 34 4 位超前進位加法電路邏輯功能仿真(a) 低位進位信號 C_=0 (b) 低位進位信號 C_=1從原理圖中可以看到，該電路總共有 9 個輸入端,分別是A3～A0，B3～B0，C_ （前一級進位輸入） ；總共有 6 個輸出端，分別是 S3～S0 （4位輸出和） ，F(xiàn)p ，F(xiàn)g 用于產(chǎn)生下一級進位信號。通常情況下，基于電路復(fù)雜程度等多方面的原因考慮，我們設(shè)計的超前進位加法電路以 4 位為最小單元，如果需要進行擴展，則需要多個 4 位超前進位加法器以及超前進位產(chǎn)生器，將多個 4 位超前進位加法器產(chǎn)生的 Fp，F(xiàn)g 信號分別輸入超前進位產(chǎn)生器，再通過超前進位產(chǎn)生器產(chǎn)生相應(yīng)的進位信號，并輸送到各個單元?？紤]到該電路的信號會經(jīng)過若干門級電路，延時可能會比較大，因此將輸入信號的周期設(shè)置為較大的值，現(xiàn)在設(shè)置如下參數(shù)：輸入信號周期： =4ns， =8ns， =20ns，以上各信號的上升下降延遲均為ATBCT1ps?，F(xiàn)在對該超前進位加法電路進行仿真，按照從低位到高位的順序依次觀察。第 0 位信號如圖 35： 西南交通大學(xué)本科畢業(yè)設(shè)計(論文) 第 25 頁圖 35 第 0 位求和信號輸出由上波形可以看出，S0 在 10ns 左右有一失真（和需要的邏輯功能是沖突的） ，經(jīng)過分析，估計是由于進行異或運算的兩個信號不同步所致，因為 C_直接進行運算,而A0、B0 經(jīng)過級門電路后才與其進行異或運算。解決思路，讓 C_經(jīng)過一定時間的延時后再與 A0、 B0 運算，具體方法是在信號C_后加兩級反相器（圖 1 中的輸入信號 C_后面的兩級反相器正是基于這個原因而存在的，它們在最原始的電路中是不存在的） ，處理后波形如圖 36：圖 36 處理后的第 0 位求和輸出信號對比優(yōu)化前后的 S0 的波形，可以發(fā)現(xiàn)，優(yōu)化后雖然還有少量失真，但對于加法器的邏輯功能已經(jīng)沒有影響。 西南交通大學(xué)本科畢業(yè)設(shè)計(論文) 第 26 頁現(xiàn)在接著觀察第 3 位的信號：第 1 位如圖 37：圖 37 第 1 位求和輸出信號第 2 位如圖 38：圖 38 第 2 位求和輸出信號第 3 位如圖 39： 西南交通大學(xué)本科畢業(yè)設(shè)計(論文) 第 27 頁圖 39 第 3 位求和輸出信號下一級 FgFp 信號產(chǎn)生如圖 310：圖 310 下一級進位產(chǎn)生信號的產(chǎn)生現(xiàn)在研究各求和進位信號的延時情況，通過對圖 37 到圖 310 的觀察可以發(fā)現(xiàn)各位信號的延遲情況如下(只考慮最壞情況)：S0： =， =，plhtphltC0： =， =，S1： =， =，plhtphltC1： =， =，S2： =， =，plhtphlt 西南交通大學(xué)本科畢業(yè)設(shè)計(論文) 第 28 頁C2： =， =，plhtphltS3： =， =，F(xiàn)g： =， =，plhtphltFp： =， =，由上面的參數(shù)可以看到，信號延時很嚴重，有的甚至高達 ，而且由于不同的信號經(jīng)過的門種類和級數(shù)不同，因此到達的時間有先后之分，為了不會因此而出現(xiàn)邏輯錯誤，必須對電路各信號的延遲時間作具體研究，將其中需要加快和延時的電路找出來，并通過調(diào)整尺寸和加反相器等手段加以改進，最終得到如下結(jié)果：調(diào)整后的第 0 位、第 1 位、第 2 位、第 3 位及下一級進位產(chǎn)生信號的輸出結(jié)果分別如圖 311，圖 312，圖 313，圖 314 和圖 315 所示：圖 311 優(yōu)化后的第 0 位求和輸出 西南交通大學(xué)本科畢業(yè)設(shè)計(論文) 第 29 頁圖 312 優(yōu)化后的第 1 位求和輸出圖 313 優(yōu)化后的第 2 位求和輸出 西南交通大學(xué)本科畢業(yè)設(shè)計(論文) 第 30 頁圖 314 優(yōu)化后的第 3 位求和輸出 圖 315 優(yōu)化后的下一級進位產(chǎn)生信號從上面若干圖形中標注的數(shù)據(jù)可以得到如下結(jié)果：S0： =， = = ， =S1： =， == ， =S2： =， == ， =S3： =， = 西南交通大學(xué)本科畢業(yè)設(shè)計(論文) 第 31 頁= ， =Fg： =， == ， =Fp： =， == ， =這是第一階段的最終結(jié)果。如果把該加法器的最低位作為最低位的話，那么是沒有進位信號的，這是之前沒有考慮到的問題，因此，現(xiàn)在 我們把低 4 位沒有低位進位信號的加法器與有低位進位信號的加法器分開來設(shè)計，以實現(xiàn)更加實際的功能。 16 位超前進位加法器電路與版圖設(shè)計我們最終的目標是要生成一個 16 位的超前進位加法器，因此需要 4 個 4 位超前進位加法電路和 1 個 4 位超前進位產(chǎn)生器。由于多位加法器的最低位是沒有進位信號的，因此我們組成前 4 位與其它位的設(shè)計應(yīng)該有所不同。我們用相應(yīng)的電路連接形成一個 16 位的超前進位加法器，因為只有在與更上一級電路相連的情況下模擬出來的電路才更具有實用價值。再根據(jù)整體需要對電路進行調(diào)整。16 位電路如圖 316：圖 316 16 位超前進位加法器原理圖現(xiàn)在我們根據(jù)實際的仿真情況對電路原理圖進行修改，主要是為達到如下目標：一是電路的內(nèi)部信號可以正確無誤的產(chǎn)生，二是工作速度盡量快。 從前面的原理分析可知，電路中不同信號經(jīng)過的門級數(shù)是不一樣的，即使經(jīng)過相同的門級數(shù)，也可能因為門不同而導(dǎo)致延遲不同，我們的優(yōu)化目標是要讓多位加 西南交通大學(xué)本科畢業(yè)設(shè)計(論文) 第 32 頁法器的內(nèi)部信號盡量同步，以期產(chǎn)生正確的輸出結(jié)果，現(xiàn)在我們通過對 16 位超前進位加法進行模擬環(huán)境下的仿真對電路進行優(yōu)化，優(yōu)化后的結(jié)果分別如圖 31圖 318 和圖 319?，F(xiàn)在先設(shè)計低 4 位電路。原理圖如圖 317：圖 317 超前進位加法器低 4 位隨后設(shè)計高位超前進位加法器。也是以 4 位為基本單位。如圖 318： 圖 318 16 位超前進位加法電路中的后 12 位的基本組成單元接著是超前進位產(chǎn)生電路如圖 319： 西南交通大學(xué)本科畢業(yè)設(shè)計(論文) 第 33 頁圖 319 4 位超前進位信號產(chǎn)生器現(xiàn)在我們對原理如中所做的改動及優(yōu)化進行分析匯總，與最開始的原理圖相比，這里大致有這幾方面的改動。首先是其中加了一些不同尺寸的緩沖器，另外也有不少反相器，再有就是根據(jù)邏輯代數(shù)的化簡規(guī)則對電路當(dāng)中的一些部分進行的修改或替換。其中的緩沖器主要有兩個作用，加在中間級的緩沖器是為了將信號的延遲變大并改善波形，以使其與后面的電路能夠更好的協(xié)調(diào)工作； 加在末端的緩沖器的作用是為了濾掉輸出信號中的尖脈沖，以免對正確的信號功能造成影響。由于某些地方會用到某個信號的反相信號，因此需要反相器來產(chǎn)生； 此外，反相器還有另外一個作用，當(dāng)我們所需要的信號不能通過緩沖器直接達到所需要的延遲的時候，可以通過反相器來產(chǎn)生。在對電路進行模擬仿真的過程當(dāng)中我們發(fā)現(xiàn)，與三個以上輸入的與非門或者或非門，如果直接根據(jù)其基本原理進行晶體管的放置，最終出來的信號延遲會比較大，而且晶體管所占面積也很大