【文章內(nèi)容簡介】 造設(shè)計層次進行多種組合的仿真驗證，提高設(shè)計效率。本設(shè)計使用的仿真器為NC－Verilog 和spectre 。版圖設(shè)計：Virtuoso Layout Editor 是 Cadence 功能強大的全定制數(shù)字和模擬 IC 版圖編輯器,支持純多邊形、參數(shù)化單元、符號化版圖與壓縮、版圖綜合等多種輸入方法，快速的設(shè)計層次瀏覽以及多窗口環(huán)境使用戶同時編輯多個設(shè)計。Virtuoso XL 系列工具提供了強大的交互式版圖功能來增強定制IC設(shè)計的生產(chǎn)率。這些先進的功能允許設(shè)計者在較高抽象級別來處理版圖。設(shè)計者工作的對象是線，孔及器件，包括晶體管，電阻，電容等，而不是傳統(tǒng)的單個的幾何圖形。在交互式布局，布線，編輯及邏輯和物理表示中，工具都會自動地建立和保持同版圖數(shù)據(jù)相關(guān)的電連接信息。同時，這也消除了學(xué)習(xí)兩種不同工具命令的必要性，從而提高了版圖設(shè)計任務(wù)的生產(chǎn)率。設(shè)計者可以交互的在原理圖中選擇一個或多個器件，并在版圖中放置相應(yīng)的器件，以此來做快速的初始化布局。該工具內(nèi)嵌的布線工具，使設(shè)計者可以輕松面對定制IC的布線問題。設(shè)計輸入一般包括圖形與文本輸入兩種格式。文本輸入包括Verilog和VHDL兩種格式，Verilog具有其獨到的優(yōu)越性，它類似于C等高級計算機語言，使用者更容易掌握；因此，在工業(yè)界，絕大多數(shù)設(shè)計人員采用Verilog。該語言支持多種不同層次的描述，并可以轉(zhuǎn)化為Cadence 和Synopsys的設(shè)計庫格式；Cadence系統(tǒng)中的Virtuoso 西南交通大學(xué)本科畢業(yè)設(shè)計(論文) 第 3 頁Schematic Composer支持多層次邏輯圖輸入。在輸入完成后，可以針對兩種不同的輸入進行邏輯仿真，以驗證初始的輸入是否達到設(shè)計要求。本文圖形輸入使用 Virtuoso Schematic Composer 作為設(shè)計輸入工具，文本輸入采用 Verilog。版圖工具：Cadence的Virtuoso XL 系列工具（Layout Editor，Custom Placer， Custom Router） 。版圖驗證包括設(shè)計規(guī)則檢查（DRC ） 、電學(xué)規(guī)則檢查（ERC ） 、版圖 /邏輯圖對比（LVS） 、版圖參數(shù)提?。↙PE ）和寄生參數(shù)提?。≒RE） 。DIVA是Cadence 軟件中的驗證工具集，用它可以找出并糾正設(shè)計中的錯誤：它除了可以處理物理版圖和準(zhǔn)備好的電氣數(shù)據(jù)，從而進行版圖和線路圖的對查（LVS ）外。還可以在設(shè)計的初期就進行版圖檢查，盡早發(fā)現(xiàn)錯誤并互動地把錯誤顯示出來，有利于及時發(fā)現(xiàn)錯誤所在，易于糾正。DIVA 工具集包括（1）設(shè)計規(guī)則檢查（DRC） ， （2）版圖寄生參數(shù)提?。?LPE） （3）寄生電阻提取（PRE） （4）電氣規(guī)則檢查（ERC） （5）版圖與線路圖比較程序（LVS） 。DIVA 中各個組件之間是互相聯(lián)系的，有時候一個組件的執(zhí)行要依賴另一個組件先執(zhí)行。例如：要執(zhí)行LVS 就先要執(zhí)行DRC 。在Cadence 系統(tǒng)中，DIVA 集成在版圖編輯程序Virtuoso 和線路圖編輯程序Composer 中，在這兩個環(huán)境中都可以激活 DIVA。本文原理圖設(shè)計使用 Virtuoso Schematic Composer 作為設(shè)計輸入工具，參數(shù)仿真使用 Cadence 的 Spectre 仿真器。工藝庫選用 NCSU CDK ，使用 工藝文件。 Verilog 硬件描述語言簡介早在 1984 年，Gateway Design Automation 公司開始了 Verilog 硬件描述語言的研發(fā)。這種語言得到了集成電路數(shù)字系統(tǒng)設(shè)計工程師的廣泛認可和普遍采用，因此已經(jīng)成為了一項工業(yè)標(biāo)準(zhǔn)。Verilog 最初是一種靠住址環(huán)境支持的專利語言，是第一種能夠支持混合層次（mixedlevel）設(shè)計表達方式的語言。這些層次包括數(shù)字電路的各種級別的抽象，從開關(guān)級、門級、RTL 級一起到更高級別的抽象。仿真環(huán)境提供了功能強大的方法，不但能用于數(shù)字系統(tǒng)的設(shè)計，不能進行數(shù)字系統(tǒng)的測試，即對正在進行的數(shù)字系統(tǒng)設(shè)計進行驗證 [4]。Verilog 之所以能在市場上得到認可并占據(jù)主導(dǎo)地位，有三個關(guān)鍵因素。第一個關(guān)鍵因素是，在 Verilog 語言中引入了編程語言接口（PLI） 。利用 PLI，Verilog 用戶可以擴展具有自己的特色的仿真環(huán)境。如果用戶明白了如何開發(fā) PLI，并成功地采用 Verilog 擴展了自己的仿真環(huán)境 ，那么這些用戶就能成為真正的 Verilog 贏家。第二個關(guān)鍵因素是，Gateway 公司一起密切注意 ASIC 制造廠商的需求。從 1987 年到 西南交通大學(xué)本科畢業(yè)設(shè)計(論文) 第 4 頁1989 年期間，公司曾努力與 Motorola,NationalUTMC 等 ASIC 廠商在 Verilog 應(yīng)用和開發(fā)方面加強合作，這些工作使得 Verilog 在這一領(lǐng)域逐漸占據(jù)了主導(dǎo)地位。Gateway 公司認識到，絕大多數(shù)的數(shù)字邏輯仿真工作是由 ASIC 似人類的設(shè)計者完成的，這一認識嗇了 Verilog 取得成功的機會。隨著 ASIC 制造廠商提倡使用Verilog，Verilog 仿真器械逐漸被 ASIC 制造廠商認可，作為接收設(shè)計制造訂單時的簽字認可測試工具。工業(yè)界對 Verilog 的認可，更進一步使得它在數(shù)字邏輯設(shè)計領(lǐng)域占據(jù)統(tǒng)治地位。最后一個關(guān)鍵因素是，1987 年 Synopsys 公司引入了以 Verilog 為基礎(chǔ)的綜合技術(shù)，從而支持了 Verilog 取得成功。Gateway 公司為了讓 Verilog 在綜合技術(shù)方面取得優(yōu)勢，把其專有的 Verilog 使用權(quán)授予了 Synopsys 公司，仿真和綜合技術(shù)的結(jié)合使得 Verilog 成為硬件設(shè)計工程師首選的硬件描述語言。VHDL（VHSIC Hardware Description Language，甚高速集成電路硬件描述語言）的出現(xiàn)，得到了許多其他 EDA 廠商的強力追捧，使得 VHDL 很快被批準(zhǔn)成為IEEE1364 標(biāo)準(zhǔn)。并且，自從 1995 年以來，根據(jù) Verilog 用戶提出的需求，Verilog做了許多增補。這些增補都已經(jīng)歸入最新推出的 Verilog 標(biāo)準(zhǔn)，IEEE1364－2022。今天，Verilog 已經(jīng)成為數(shù)字設(shè)計的首選語言，它是綜合、驗證和布局布線技術(shù)的基礎(chǔ)。 本文主要內(nèi)容本文從加法電路基本原理入手，以 CMOS 電路的載體，對幾種常見加法電路設(shè)計方案進行分析和研究，其中包括全加器加法電路、超前進位加法電路和曼徹斯特進位鏈加法電路等，對各種結(jié)構(gòu)的優(yōu)劣進行比較。在任何種類的電路設(shè)計過程中，我們都面臨著性能和所付出的代價這對矛盾。在電路設(shè)計過程當(dāng)中，我們一方面要使電路的性能盡可能好，又必需同時考慮成本問題，因此通常需要做一個折中。在本文中加法電路設(shè)計過程當(dāng)中，遇到的最主要的問題是通過不同路徑的信號很難同時到達端口，這樣會導(dǎo)致短時電路的邏輯輸出錯誤，對于這種情況，我們通過調(diào)整電路的結(jié)構(gòu)和晶體管尺寸，在犧牲一部分部分電路速度的情況下以使信號盡量同步；如果還有少量毛刺之類，可用緩沖器將其濾掉，但這樣的代價是電路的輸入到輸出的總延遲會進一步增大，從而導(dǎo)致電路最高工作速度降低。本論文的結(jié)構(gòu)如下：第一章是緒論，介紹課題背景、意義以及加法器的應(yīng)用。第二章到第四章分別介紹三種不同結(jié)構(gòu)的加法電路，這三種結(jié)構(gòu)分別為：全加器加法器、超前進位加法器和曼徹斯特進位鏈加法器；從原理入手進行分析，并詳細介紹了從原理圖到邏輯功能驗證，再到模擬仿真，參數(shù)優(yōu)化，晶體管尺寸的調(diào)整， 西南交通大學(xué)本科畢業(yè)設(shè)計(論文) 第 5 頁到最終版圖的生成，檢查及驗證。第五章是對三種加法器進行比較說明。最后是總結(jié)部分。第 2章 全加器加法電路設(shè)計與研究 1 位全加器概述及電路設(shè)計全加器是算術(shù)運算電路中的基本單元，也是構(gòu)成多位加法器的基本單元，介于加法器在算術(shù)運算電路當(dāng)中的重要作用，使得全加器的設(shè)計顯得十分重要。通常情況下，我們采用兩種結(jié)構(gòu)來構(gòu)成全加器電路，一種由兩個半加器組成，另一種為鏡像結(jié)構(gòu)。在下面的設(shè)計中，我們將分別對兩種結(jié)構(gòu)進行設(shè)計仿真，并將所得結(jié)果進行比較，確定其性能優(yōu)劣。 半加器結(jié)構(gòu)全加器電路分析與設(shè)計通過對數(shù)字電路基礎(chǔ)知識的學(xué)習(xí)我們知道，全加器可以由兩個半加器構(gòu)成；半加器是完成 1 位二進制數(shù)相加的一種組合邏輯電路。兩個 1 位二進制的加法運算可用真值表（表 21）表示，其中 S 表示和數(shù)，C 表示進位數(shù)。由表中邏輯關(guān)系可見，這種加法運算只考慮了兩個加數(shù)本身，而沒有考慮由低位來的進位，所以稱為半加。半加器就是實現(xiàn)表 21 中邏輯關(guān)系的電路。 表 21 半加器真值表 ［1］被加數(shù)A 加數(shù)B 和數(shù)S 進位數(shù) C0011010101100001由真值表可得邏輯表達式： （21）SAB＝ ＋ （22）C＝根據(jù)邏輯代數(shù)定律和恒等式，可將上式變換成與非形式： （23）?＝ （24）AB＝由式（23 ）和（24 ）可得由與非門組成的半加器，如圖 21(a)所示。因為半加和 是異或邏輯關(guān)系，所以半加器也可利用一個集成異或門SAB＝ ＋和與門來實現(xiàn)，如圖 21(b)所示。 西南交通大學(xué)本科畢業(yè)設(shè)計(論文) 第 6 頁(a)(b)圖 21 半加器(a) 由與非門組成 (b) 由異或門及與門組成 我們對圖 21(b)的原理圖進行仿真，波形如圖 22： 圖 22 半加器仿真結(jié)果我們設(shè)定的輸入信號特征如下： 西南交通大學(xué)本科畢業(yè)設(shè)計(論文) 第 7 頁信號 A： （高電平持續(xù)時間）＝1ns，T（周期）＝2ns ，1（上升時間）= ， （下降時間）=1ps ，risetfalt以后信號定義符號均如上規(guī)定。信號 B： ＝2ns ，T ＝4ns， = =1ps。1risetfal通過對仿真結(jié)果進行觀察，發(fā)現(xiàn)求和信號 SUM 的輸出存在很大問題，有些地方甚至邏輯功能錯誤，通過對內(nèi)部原理和結(jié)構(gòu)進行分析，發(fā)現(xiàn)主要原因是由于其中輸入信號 A 和 B 都有互補變量，在模擬環(huán)境中，互補變量的存在會導(dǎo)致信號不同步，從而引發(fā)競爭，造成短時間的邏輯功能錯誤。同樣，用兩個半加器組成的全加器也存在同樣的問題。一方面是由于同或異或門延遲大，速度慢，另一方面是因為其中存在互補變量。經(jīng)過統(tǒng)計，一個半加器由 18 個晶體管構(gòu)成，用兩個半加器構(gòu)成一個全加器所需要的晶體管數(shù)量為 48 個，數(shù)量很多，且性能不太理想。 鏡像結(jié)構(gòu)全加器電路分析與設(shè)計全加器能進行加數(shù)、被加數(shù)和低位來的進位信號相加，并根據(jù)求和結(jié)果給出該位的進位信號。根據(jù)全加器的功能，可列出它的真值表，如表 22 所示。其中 和 分別是被iAiB加數(shù)及加數(shù)， 為相鄰低位來的進位數(shù)， 為本位數(shù)和（稱全加和）以及 為向i1C－ iSiC相鄰高位的進位數(shù)。為了得出 和 的卡諾圖，如圖 23 所示。為了比較方便地獲iiC得與－或－非的表達式，采用包圍 0 的方法進行化簡得：1 111iiii iiSABABC－ － － －＝ ＋ ＋ ＋ (25)i iii－ － － －＝ ＋ ＋ ＋ 11i － －＝ ＋ ＋ (26)iiiiC－ －＝ ＋ ＋(a) (b)圖 23 全加器的 和 卡諾圖iSiC(a) 的卡諾圖 (b) 的卡諾圖iS 西南交通大學(xué)本科畢業(yè)設(shè)計(論文) 第 8 頁 表 22 全加器真值表 ［1］輸入 輸出iAiBi1C－ iSiC0000111100110011010101010110100100010111由式(25)和 (26)可以畫出 1 位全加器的邏輯圖，如圖 24 所示：圖 24 全加器通過前面對全加器原理的及邏輯功能的研究，現(xiàn)在我們對全加器電路已經(jīng)有一定程度的了解，開始著手實際電路的設(shè)計與分析過程。本節(jié)設(shè)計的是鏡像全加器電路。鏡像全加器電路的門級電路如前面圖 24 所示，將門級電路的晶體管放在一起重新放置，得到晶體管級電路如圖 25：