【導讀】要求在CADENCE定制設計平臺Vertuso下，用AMI05工藝，設計1位全加電路和多位加法電路，并對各種加法電路的性能進行比較分析。具體設計任務如下：。加法電路是數(shù)字電路中的一個重要組成部分。它的主要功能是實現(xiàn)兩個一位或多。都起著重要作用，是一個不可或缺的部分。圖的面積也就會越大，制造成本會變得很高。因此，需要綜合考慮芯片的面積及工作。從理論研究入手，對各種。結(jié)構(gòu)工作原理深入了解，并設計出原理圖。以原理圖為基礎，首先在NC－Verilog. 工作速度等，該設計過程中遇到的眾多信號不同步問題，導致短時間內(nèi)邏輯值的錯誤，速度）等方法予以解決，并最終得出正確結(jié)果。幾種結(jié)構(gòu)當中電路最高工作速度可達百兆以上。

　　

【正文】 M20 3 M27 至此，我們已經(jīng)確定所有需要的參數(shù)及晶體管尺寸，對電路的分析研究告一段落。接下來的工作是為設計好的原理圖設計版圖。 對于電路設計 而言，版圖是最終生產(chǎn)產(chǎn)品的依據(jù) ，版圖性能的好壞，直接 決定了電路性能的好壞。因此版圖的設計顯得尤 為重要，在集成電路設計領域，版圖設計作為一門專門的學科，已經(jīng)得到長足的發(fā)展和進步。 這里我們對版圖的設計，僅僅是一個嘗試。 對于 1位全加器版圖設計，由于 CADENCE公司的標準單元庫中已經(jīng)有現(xiàn)成版圖，但由于本設計最終確定的尺寸與標準單元為中尺寸不一致，若在其基礎上進行改動，會顯得很麻煩，因此我們參照全加器電路版圖的設計方法，按照最終確定的尺寸自行設計。最終得到的全加器版圖如圖 212： 西南交通大學本科 畢業(yè)設計 (論文 ) 第 17 頁 圖 212 全加器電路版圖 版圖設計好后，需要通過驗證，以確定它與原理圖匹配， 在本文當中，我們的版圖設計和驗證過程分為三步 DRC、 Extract 和 LVS?，F(xiàn)已經(jīng)檢查確定圖 251 沒有電氣規(guī)則錯誤，提取相應的層次及參數(shù)后與原理圖比較。比較結(jié)果如圖 213： 西南交通大學本科 畢業(yè)設計 (論文 ) 第 18 頁 圖 213 LVS版圖和原理圖匹配情況 通過能圖 213 的觀察發(fā)現(xiàn)，版圖和原理圖完全匹配。 由于集成電路規(guī)模的不斷擴大，傳統(tǒng)的設計方法已經(jīng)不再適用， 現(xiàn) 階段的版圖和原理圖設計都采用模塊化的設計方法。由于已經(jīng)設計好了全加器電路的版圖，因此對于 16 位加法電路，只需將 16個全加器版圖按照一定的規(guī)律和條件放在一起并將其中的對應端口用相應 材料連接在一起即可。在這里我們秉承這樣一種思想：從掩膜制造的角度出發(fā)，應當使 N 阱的數(shù)量盡量少，單個 N 阱的面積更大，這樣于性能和制造都有利。因此，我們將一部分全加器倒置，以方便將其中相應的 PMOS 和 NMOS 及電源地放在盡可能少的單元內(nèi)。具體版圖如圖 214： 西南交通大學本科 畢業(yè)設計 (論文 ) 第 19 頁 圖 214 16 位加法電路版圖 現(xiàn)在再檢查 16 個全加器構(gòu)成的加法器版圖與原理圖是否匹配。 設計規(guī)則檢查無誤后，我們再提取相應的層次和參數(shù)進行匹配檢查，得到的 LVS 如圖 215： 西南交通大學本科 畢業(yè)設計 (論文 ) 第 20 頁 圖 215 16 位加法器版圖原理圖匹配情況 通過觀 察該圖可以知道該加法器中總的端口、網(wǎng)絡和 PNMOS 管的數(shù)量，比較發(fā)現(xiàn)，版圖與原理圖完全匹配。 由全加器構(gòu)成的 1 位及多位加法電路及其版圖設計至此告一段落 ，不難發(fā)現(xiàn)，全加器構(gòu)成的加法電路結(jié)構(gòu)比較簡單，門級電路少，晶體管數(shù)量也較少， 構(gòu)成一個 16位加法器電路總共使用的晶體管數(shù)量為 448 個， 在位數(shù)不多的情況下，用它作加法器是一個不錯的選擇。 西南交通大學本科 畢業(yè)設計 (論文 ) 第 21 頁 第 3 章 超前進位加法電路設計 超前進位加法電路概述及工作原理 從前面的多位串行進位加法器發(fā)現(xiàn)，只有當前一級的進位輸出產(chǎn)生后，本級加法器的運算結(jié)果才會是 正確的，同樣地本級的加法器產(chǎn)生的進位輸出送到下一級之后，下一級也才會有正確的計算結(jié)果，如此一級一級往前傳送進位輸出，最后才能得到最終的正確結(jié)果。因此整個加法器的速度快慢取決于電路中全加器產(chǎn)生進位輸出的速度，而且與全加器的個數(shù)成正比。從這時不難發(fā)現(xiàn)，只要能夠加快進位輸出產(chǎn)生的速度，就有辦法使加法器的速度提高。超前進位加法器就是本著這樣的概念來設計的，也就是希望進位的傳遞 不 是逐級而來的，而是希望進位的輸出是先前一步就計算出來的，然而要達到這樣的目標是要付出一些代價的 ［ 8］ 。 設計的概念 是這樣的，串行加法器的進 位輸出傳遞 是序列式的，因此速度的快慢就與進位輸出要傳送幾級成正比，因此減少 進位輸出傳送時間就能提高電路計算速度。如果將序列式的進位輸出傳送改成并行式的進位輸出產(chǎn)生，則高位的結(jié)果并不需要前一級的進位輸出產(chǎn)生后才能做計算，當然電路速度就大大提高了。雖然無法達到常數(shù)時間的運算，但是所需要的時間已經(jīng)不會是與加法的位個數(shù)成正比了，大約是對數(shù)的關系。 首先我們來進行公式推導， 由前面表 221 得 iS 和 iC 的邏輯表達式 ： 1 1 1 1i i i iiii i i i i i iS A B C A B C A B C A B C? ? ? ? 1 1 1( ) ( ) ii i i i i i i iA B C A B C A B C? ? ? ? ? ? ? (31) 1 1 1 1ii ii i i i i i i i i iC A B C A B C A B C A B C? ? ? ? 1()i i i i iA B A B C? ? ? (32) 定義兩個中間變量 iG 和 iP ： i i iG AB? (33) i i iP A B?? (34) 當 1iiAB??時， 1iG? 由式 (32)得 1iC? ，即產(chǎn)生進位，所以 iG 稱謂 產(chǎn)生變量 。 若 1iP? ，則 ? 0iiAB? ， 由式 (32)得 1iiCC? ，即 1iP? 時，低位的進位能傳送到高位 的進位輸出端，故 iP 稱為 傳輸變量。 這兩個變量都與進位信號無關。將式 (33) 和 (34)代入式 (31)和 (32)，得 ： 1i i iS P C?? (35) 1i i i iC G PC?? (36) 由式 (36)得各位進位信號的邏輯表達式如下： 0 0 0 1C G PC?? (37a) 西南交通大學本科 畢業(yè)設計 (論文 ) 第 22 頁 1 1 1 0 1 1 0 1 0 1C G P C G P G P P C? ? ? ? ? (37b) 2 2 2 1 2 2 1 2 1 0 2 1 0 1C G P C G P G P P G P P P C? ? ? ? ? ? (37c) 3 3 3 2 3 3 2 3 2 1 3 2 1 0 3 2 1 0 1C G P C G P G P P G P P P G P P P P C? ? ? ? ? ? ? (37d) 由式 (37)可知，因為進位信號只與變量 iG 、 iP 和 1C 有關，而 1C 是向最低位 的進位信號，其值為 0，所以各位的進位信號都只與 兩個加數(shù)有關，它們是可以并行產(chǎn)生的 。根據(jù)如上分析的原理，下面進行原理圖設計 。 超前進位加法器 電路 設計及仿真 根據(jù)上一節(jié)分析的超前進位加法器的工作原理，現(xiàn)在我們著手設計一個 4 位超前進位加法電路。 由于該超前進位加法電路的輸入為兩個四位的二進制數(shù)， 并且最低位有進位信號， 輸出也是四位二進制數(shù)。由理論分析可知，超前進位加法器的關鍵是產(chǎn)生變量和傳輸變量，因此我們需要首先產(chǎn)生這兩組變量，作為第二級的輸入，第二級再根據(jù)前面的產(chǎn)生變量和傳輸變量計算出進位信號，最后根據(jù)進位信號求出各位輸出和。該 電路 根據(jù) (311) 到 (37)各式得出。 如圖 31 所示： 圖 31 4 超前進位加法器 該 電路連接關系參照電子技術基礎（數(shù)字部分）這本書。 在繼續(xù)進行后面的工作之前，首先需要進行邏輯仿真，以確定電路邏輯功能正確。我們用 VerilogXL 工具，輸入相應代碼（見附錄） ，輸出結(jié)果如圖 32： 西南交通大學本科 畢業(yè)設計 (論文 ) 第 23 頁 圖 32 4 位超前進位加法器邏輯功能 通過該邏輯輸出結(jié)果進行分析，發(fā)現(xiàn)其中邏輯功能有錯，通過能電路圖反復修改，無法解決該問題 ，而且電路圖有些地方也難以理解，現(xiàn)決定放棄該方案，自行從基本原理進行設計。 重新設計出來的原理圖如圖圖 33： 圖 33 4 位超前進位加法器新結(jié)構(gòu) 同樣，我們輸入附錄中的程序 1 對其進行 邏輯功能仿真，仿真后的結(jié)果如圖 34： 西南交通大學本科 畢業(yè)設計 (論文 ) 第 24 頁 (a) (b) 圖 34 4 位超前進位加法電路邏輯功能仿真 (a) 低位進位信號 C_=0 (b) 低位進位信號 C_=1 從原理圖中可以看到，該電路總共有 9 個輸入端 ,分別是 A3～ A0， B3～ B0， C_（前一級進位輸入）；總共有 6 個輸出端，分別是 S3～ S0（ 4 位輸出和）， Fp， Fg 用于產(chǎn)生下一級進位信號。 通常情況下，基于電路復雜程度等多方面的原因考慮，我們設計的超前進位加法電路以 4 位為最小單元， 如果需要進行擴展，則需要多個 4 位超前進位加法器以及超前進位產(chǎn)生器， 將多個 4 位超前進位加法器產(chǎn)生的 Fp， Fg 信號分別輸入超前進位產(chǎn)生器，再通過超前進位產(chǎn)生器產(chǎn)生相應的進位信號，并輸送到各個單元。 考慮到該電路的信號會經(jīng)過若干門級電路，延時可能會比較大，因此將輸入信號的周期設置為較大的值，現(xiàn)在設置如下參數(shù)： 輸入信號周期： AT =4ns， BT =8ns， CT =20ns，以上各信號的上升下降延遲均為 1ps。 現(xiàn)在對該超前進位加法電路進行仿真，按照從低位到高位的順序依次觀察。 第 0 位信號如圖 35： 西南交通大學本科 畢業(yè)設計 (論文 ) 第 25 頁 圖 35 第 0 位求和信號輸出 由上波形可以看出， S0 在 10ns 左右有一失真（和需要的邏輯功能是沖突的），經(jīng)過分析，估計是由于進行異或運算的兩個信號不同步所致，因為 C_直接進行運算 ,而 A0、 B0 經(jīng)過級門電路后才與其進行異或運算。 解決思路，讓 C_經(jīng)過一定時間的延時后再與 A0、 B0 運算，具體方法是在信號C_后加兩級反相器（圖 1 中的輸入信號 C_后面的兩級反相 器正是基于這個原因而存在的，它們在最原始的電路中是不存在的）， 處理后波形 如圖 36： 圖 36 處理后的第 0 位求和輸出信號 對比優(yōu)化前后的 S0 的波形，可以發(fā)現(xiàn)，優(yōu)化后雖然還有少量失真，但對于加法器的邏輯功能已經(jīng)沒有影響。 西南交通大學本科 畢業(yè)設計 (論文 ) 第 26 頁 現(xiàn)在接著觀察第 3 位的信號： 第 1 位如圖 37： 圖 37 第 1 位求和輸出信號 第 2 位如圖 38： 圖 38 第 2 位求和輸出信號 第 3 位如圖 39： 西南交通大學本科 畢業(yè)設計 (論文 ) 第 27 頁 圖 39 第 3 位求和輸出信號 下一級 FgFp 信號 產(chǎn)生 如圖 310： 圖 310 下一級進位產(chǎn)生信號的產(chǎn)生 現(xiàn)在研 究各求和進位信號的延時情況，通過對圖 37 到圖 310 的觀察可以發(fā)現(xiàn)各位信號的延遲情況如下 (只考慮最壞情況 )： S0： plht =， phlt =， C0： plht =， phlt =， S1： plht =， phlt =， C1： plht =， phlt =， S2： plht =， phlt