【正文】 度為N位，量化輸出表達(dá)為（BN1，…….，B0）則理想ADC的轉(zhuǎn)換表達(dá)式可寫為各級(jí)輸出乘以各級(jí)權(quán)重以及量化余差之和： ()在上面的等式中，最高有效位（MSB）BN1 位，最低有效位(LSB) 為B0，Eq 為量化噪聲。其中靜態(tài)參數(shù)是包括差分非線性誤差（DNL）、積分非線性誤差（INL）、失調(diào)誤差（Offset）和增益誤差（Gain Error）。為了表征模數(shù)轉(zhuǎn)換器直流傳輸函數(shù)的非線性行為，我們定義了差分非線性誤差（DNL）和積分非線性誤差（INL）。 動(dòng)態(tài)參數(shù)ADC中的信噪比（SNR）是滿幅值的輸入信號(hào)功率和轉(zhuǎn)換器輸出的噪聲功率的比值，信噪比包含了量化噪聲和電路噪聲功率，但不包含諧波功率。正是由于該值包括了ADC中大部分的非理想效應(yīng)所產(chǎn)生的功率譜，所以該值是觀察 ADC性能的直觀參數(shù)。在理論計(jì)算中，如果把除了信號(hào)諧波以外的能量均算作噪聲的話，則 SNDR 可認(rèn)為是兩種誤差的和。其表達(dá)式為： ()式中，V(fsig)是基波的功率均方根，V(fspur)是最大雜波的功率均方根。有效位數(shù)（ENOB）是指系統(tǒng)在包括了各種誤差情況下能夠達(dá)到的分辨率。若假設(shè) SNDR 已經(jīng)包括了所有的誤差，則ADC的有效位數(shù)（ENOB）可表示為： ()ADC實(shí)際有效的位數(shù)用ENOB 表示，一般情況下都要小于ADC的輸出位數(shù)。采樣保持電路完成采樣，采樣過程就是把模擬信號(hào)轉(zhuǎn)換為時(shí)間上離散、幅度連續(xù)的信號(hào)，并保證量化期間采樣值不變。經(jīng)過采樣和量化，模擬信號(hào)就完全被轉(zhuǎn)變?yōu)閿?shù)字碼[6]。如果輸入模擬電壓增加1LSB，理想ADC的輸出二進(jìn)制碼也增加1位，： ()上式中， N稱為ADC的分辨率，是第K個(gè)被采樣信號(hào)最終的輸出數(shù)字碼。量化誤差指實(shí)際輸出與其相應(yīng)理想輸出之間的差值。量化誤差是ADC系統(tǒng)誤差的下限值，只能通過增加分辨率來減小。 Flash ADCFlash ADC，全并行模數(shù)轉(zhuǎn)換器，是一種實(shí)現(xiàn)模擬信號(hào)數(shù)字化最快的一種可行結(jié)構(gòu)[7]。比較器的參考電壓通常由含有2N個(gè)電阻的電阻串分壓產(chǎn)生，模擬輸入信號(hào)和比較器參考電壓比較產(chǎn)生的比較結(jié)果構(gòu)成溫度計(jì)編碼再通過編碼電路即可得到二進(jìn)制輸出。一個(gè)簡(jiǎn)單的Flash ，首先被采樣的模擬信號(hào)被比較器采樣并與其中一個(gè)參考電壓比較，然后每一個(gè)比較器基于采樣信號(hào)大于或者小于參考電壓產(chǎn)生輸出結(jié)果。因?yàn)镕lash ADC所有的操作都是在一個(gè)時(shí)鐘周期內(nèi)完成，所以Flash ADC達(dá)到了最高的轉(zhuǎn)換率。另外每一級(jí)比較器失調(diào)電壓必須小于210，這個(gè)條件也很難實(shí)現(xiàn)。 Twostep flash ADCTwostep Flash ADC由采樣保持電路（SHA），粗量化Flash ADC，數(shù)模轉(zhuǎn)換器（DAC），減法器和增益模塊構(gòu)成。殘差信號(hào)被增益模塊放大再通過二級(jí)Flash ADC量化產(chǎn)生最低有效位B2(LSB),由于輸出編碼多出一位用來矯正誤差，所以總的分辨率是（B1+B21）bit。但是在Twostep Flash ADC中，每個(gè)量化器都有著寬松的精確性要求，那是因?yàn)樵鲆婺K使余差信號(hào)放大到滿兩成輸入范圍。 Foldinginterpolating ADCFolding ADC（折疊型）使用并行的Flash ADC結(jié)構(gòu)具有很高的轉(zhuǎn)換速率同時(shí)減少了比較器數(shù)目降低了功耗[9]。轉(zhuǎn)換方式和Twostep結(jié)構(gòu)類似，但不同之處在于它是粗量化器和細(xì)量化器并行工作，高低位同時(shí)完成轉(zhuǎn)換。圖 Folding ADC原理圖Figure block diagram of Folding ADC Na=2，Nb=3的曲線圖。 折疊轉(zhuǎn)換特性Figure Folding transform characteristicInterpolated ADC（內(nèi)插型ADC）通過在預(yù)放大器之間插入小的電阻分壓串，來實(shí)現(xiàn)額外的過零點(diǎn)，可以極大的減小所需要的預(yù)放大器數(shù)量。圖 4bit 內(nèi)插型模數(shù)轉(zhuǎn)換器Figure 4 bit Interpolating ADC 內(nèi)插系數(shù)為4示意圖Figure diagram of interpolating factor 4 折疊內(nèi)插（foldinginterpolating）結(jié)構(gòu)結(jié)合了折疊式與內(nèi)插式兩種結(jié)構(gòu)的優(yōu)點(diǎn)，折疊減少了比較器數(shù)量，內(nèi)插減少了輸入電容和預(yù)放大器的數(shù)量，因此折疊內(nèi)插結(jié)構(gòu)在保持速度的前提下，減小了芯片面積并降低了系統(tǒng)功耗。這樣，可以避免通道數(shù)過多對(duì)模數(shù)轉(zhuǎn)換器性能的影響，同時(shí)也可以避免使用較復(fù)雜的數(shù)字校正從而提高模數(shù)轉(zhuǎn)換器的整體功耗。Nbit的ADC由I級(jí)相同的單元構(gòu)成，每一級(jí)分別含有4個(gè)子模塊：SHA、級(jí)間增益模塊、子ADC，子DAC。Pipeline ADC的吞吐行為是這種結(jié)構(gòu)的重要特征[11]。將造成K/2個(gè)時(shí)鐘周期的延遲。Pipeline ADC的優(yōu)點(diǎn)在于較易實(shí)現(xiàn)高精度轉(zhuǎn)換，速度相對(duì)較高，轉(zhuǎn)換速率不依賴于流水級(jí)的數(shù)量，總的轉(zhuǎn)換速度取決于每一級(jí)的速度。，以便分析其各自的適用范圍。折疊型模數(shù)轉(zhuǎn)換器保留了快閃型結(jié)構(gòu)的高速特性同時(shí)顯著減少了所需的比較器個(gè)數(shù)。最后，流水線型模數(shù)轉(zhuǎn)換器在精度和速度上具有天生的優(yōu)勢(shì)，是高速高精度數(shù)模轉(zhuǎn)換器的首選結(jié)構(gòu)[12]。3 系統(tǒng)結(jié)構(gòu)設(shè)計(jì)與數(shù)字校正前一章對(duì)不同結(jié)構(gòu)的ADC進(jìn)行了理論分析和電路結(jié)構(gòu)的介紹。另外，數(shù)字誤差校正技術(shù)也會(huì)作為重點(diǎn)討論。同時(shí)，當(dāng)ADC的位數(shù)在10位以上時(shí)，在電容尺寸的選擇方面，電容的匹配精度就會(huì)超過熱噪聲的影響[13]。選擇多位的第一級(jí)流水線，雖然會(huì)增加其功耗，但是可降低對(duì)電容匹配的要求以及后級(jí)流水線的設(shè)計(jì)，因此在多位前級(jí)的情況下。對(duì)于第一級(jí)流水線級(jí)的位數(shù)選擇，需要綜合考慮功耗、面積以及剩余級(jí)流水線設(shè)計(jì)的復(fù)雜度來決定。 流水線中的多位前端MDAC MDAC of multibit frontend pipeline architecture這一級(jí)的傳輸函數(shù)為： （）其中的為采用1位冗余位的情況下，本級(jí)的級(jí)間增益。在包含了電容失配后的第一級(jí)輸出變成了： （）其中，從上式可以看出，不僅是級(jí)間增益，連DAC的電壓也會(huì)受到電容失配的影響。當(dāng)輸入電壓剛剛超過第一個(gè)比較器的閾值時(shí)，輸出會(huì)出現(xiàn)最壞的值，這是因?yàn)樵谶@一點(diǎn),最小可檢測(cè)的電壓被用來與相減，從而得到最大的相對(duì)誤差電壓： （）從而得到由電容失配引起的RMS殘差電壓誤差為： （）此誤差項(xiàng)必須小于剩余級(jí)的1/4LSB，即 （）由以上可得，在多位前端級(jí)中允許的電容匹配精度為： （）上式就給出了在K位的級(jí)中，為了達(dá)到系統(tǒng)N位的分辨率所需要的電容匹配精度。綜合考慮功耗、面積、電容失配、運(yùn)放帶寬情況下，在1214位的流水線結(jié)構(gòu)A/D轉(zhuǎn)換器中，（3位有效位）。所以非線性的研究對(duì)級(jí)分辨率有著重要的影響[14]。輸入相關(guān)誤差等效成這些獨(dú)立誤差源的和，即 （） ADC模擬信號(hào)路徑的模型 Model of the analog path in a pipelined analogtodigitalconverter.從上式可以看出，隨著每一級(jí)增益的疊加，第一級(jí)以后所有級(jí)非理想特性對(duì)整個(gè)轉(zhuǎn)換器的影響在變小。因此為了限制ADC每一級(jí)的誤差小于1/2LSB， （）其中，F(xiàn)S是ADC的滿幅度范圍，如果每一級(jí)的誤差是相同的，上式可以寫成 （）可以看出，所有級(jí)相同誤差共同的影響與第一級(jí)誤差的關(guān)系是F的倍數(shù)關(guān)系，而F取決于SHA的增益。高分辨率的第一級(jí)可以降低后面級(jí)非線性的要求。并且在采用了2位每級(jí)的結(jié)構(gòu)后，還能進(jìn)行每級(jí)按比例縮小的設(shè)計(jì)，其原理如下。 流水線以第一級(jí)功耗為參考的系統(tǒng)功耗和總的誤差功耗圖Figure power dissipation of the first stage and error in Pipeline ADC從上圖可見，流水線A/D轉(zhuǎn)換器中的功耗只由前幾級(jí)決定。在流水線級(jí)中的主要誤差源為熱噪聲和電容失配,兩者都與每級(jí)的信號(hào)電容成比例關(guān)系。通常，總的輸入?yún)⒖颊`差功率與第一級(jí)誤差功率的關(guān)系如下式所示： （）對(duì)常量的縮放因子S和級(jí)間增益G，上式可簡(jiǎn)化為： （） 可進(jìn)一步簡(jiǎn)化為： （）對(duì)G=2時(shí)。由上圖可看出，功耗誤差曲線是與功耗效率比成反比關(guān)系的?，F(xiàn)在來計(jì)算各級(jí)分別的功耗以及總功耗。典型情況下，（單級(jí)）（兩級(jí)）之間。 數(shù)字校正冗余位校正方法是通過在每級(jí)增加冗余位，然后通過每級(jí)輸出碼字錯(cuò)位相加來消去冗余位，從而達(dá)到具有一定的自校正范圍的目的。對(duì)于4bitADC來說第一級(jí)需要2bit，3個(gè)比較器。這種傳統(tǒng)方法通過加法和減法實(shí)現(xiàn)誤差校正。它的優(yōu)點(diǎn)在于用加法器實(shí)現(xiàn)減法邏輯避免了減法繁雜的運(yùn)算[17]。位于曲線上方的二進(jìn)制碼是來自于當(dāng)前級(jí)subADC的數(shù)字輸出，右邊的二進(jìn)制碼是下一級(jí)的數(shù)字輸出。 ADC的傳輸特性曲線 The input/output characteristic of a 2bit stage in a pipeline ADC ，2級(jí)Pipeline ADC Vin（1）和Vin(2)對(duì)應(yīng)的4bit輸出碼分別是1000和0111，在這種不存在失調(diào)誤差的情況下，數(shù)字誤差校正并不需要。由于失調(diào)的存在，傳輸特性曲線超過了下一級(jí)的輸入范圍，所以在相同的輸入Vin（1）和Vin（2）產(chǎn)生了誤碼（）是0111和1000。系統(tǒng)存在失調(diào)誤差，傳輸特性曲線的輸出再下一級(jí)的輸入范圍之內(nèi)。為了校正它，應(yīng)該采用加法。同理，負(fù)失調(diào)的情況也是相同的方法。我們把校正碼1111加到1000上就得到了正確的輸出碼0111，用來實(shí)現(xiàn)與1000想減。在改進(jìn)型數(shù)字校正方法中，這兩個(gè)問題都可以通過人為地對(duì)閾值電壓加入系統(tǒng)失調(diào)來避免這些問題。由于冗余的存在還需要多一級(jí)來實(shí)現(xiàn)4bit數(shù)字輸出。先一步需要驗(yàn)證的是這種方法在失調(diào)的情況下是否能夠產(chǎn)生正確的輸出碼并避開減法操作。在傳統(tǒng)的數(shù)字校正方法中這里需要用減法來校正誤差[18]。通常最右邊的閾值可以省略，因?yàn)椴捎酶倪M(jìn)型校正方法的SubADC比較器擁有的校正范圍，在校正范圍之內(nèi)閾值的平移不會(huì)產(chǎn)生誤差。 存在失調(diào)情況下的改進(jìn)型數(shù)字校正方法2 bit/級(jí) Pipeline ADC傳輸特性Figure The input /output characteristic of one stage in a pipeline ADC with a modified digital error correction when an offset is present本課題采用冗余位數(shù)字校正方法，流水線每級(jí)輸出的二進(jìn)制碼，需要通過一個(gè)延遲對(duì)準(zhǔn)單元來讓一個(gè)樣本所量化產(chǎn)生的所有碼字進(jìn)行時(shí)間上的對(duì)齊，然后通過數(shù)字offset誤差校準(zhǔn)模塊（DEC）進(jìn)行最終的二進(jìn)制輸出碼編碼[19]。 graph of delay alignment and digital error correction而數(shù)字校正的實(shí)現(xiàn)是通過每級(jí)錯(cuò)位相加所得到的。Figure delay and alignment。7級(jí)流水線的數(shù)據(jù)輸出首先進(jìn)入延遲對(duì)準(zhǔn)模塊，進(jìn)行延遲調(diào)整后進(jìn)入數(shù)字校正模塊，最終形成14位數(shù)據(jù)輸出。通過對(duì)數(shù)字校正方法的原理分析，比較了傳統(tǒng)的校正方法的改進(jìn)型校正方法的優(yōu)缺點(diǎn)，最終采用冗余位數(shù)字校正方法。4 Pipeline ADC電路實(shí)現(xiàn)前一章對(duì)Pipeline整體系統(tǒng)設(shè)計(jì)和數(shù)字校正原理進(jìn)行了理論分析和電路結(jié)構(gòu)的介紹。（S/H）電路開關(guān)電容電路輸出信號(hào)總是被來自各種源的噪聲干擾，這種噪聲遠(yuǎn)大于其他類型的電路中的噪聲[20]。下面我們來分析這幾種噪聲。熱噪聲的功率譜密度是4KTR V2/Hz，其中K為玻爾茲曼系數(shù)，T為絕對(duì)溫度，R是MOS開關(guān)的有限導(dǎo)通電阻，室溫下，4KT=1020。假定噪聲傳播系統(tǒng)具有單極點(diǎn)頻率響應(yīng)特性，則通過對(duì)噪聲譜密度在全頻段上積分就能得到總噪聲方差： 噪聲計(jì)算簡(jiǎn)化電路Figure the simplified circuit for noise calculating（） 這里忽略了MOS開關(guān)的寄生電容。因此熱噪聲稱為kT/C噪聲。在有些情況應(yīng)用場(chǎng)合下，要求較為嚴(yán)格，僅要求信噪比SNR有1dB的衰減。根據(jù)式（）可知，當(dāng)滿幅值電壓為為1V時(shí)，這表明電容值對(duì)于實(shí)際的16bit集成電路來太大了。在本設(shè)計(jì)中，由于ADC具有14位的分辨率，我們使用4pF以增加設(shè)計(jì)裕量。它源于時(shí)鐘發(fā)生器的相位誤差和采樣電路噪聲。采樣電壓中的誤差是理想采樣時(shí)間點(diǎn)和實(shí)際采樣時(shí)間點(diǎn)之間輸入電壓信號(hào)的差值引起的[22]。對(duì)于正弦信號(hào)來說。信噪比和時(shí)鐘抖動(dòng)關(guān)系可表示為 （）式中，f為輸入信號(hào)的頻率，為時(shí)鐘抖動(dòng)的均方根值。③其他噪聲源多數(shù)采樣保持電路（S/H）需要緩沖放大器（Buffer）或者運(yùn)算放大器。在無源采樣過程中，噪聲受到RC時(shí)間常量的聯(lián)合限制。為了減小混疊噪聲，放大器的帶寬在滿足設(shè)計(jì)需求的條件下必須盡可能的小，原因在于S/H電路后面如果連接ADC，由于ADC的采樣過程，在SH保持模式時(shí)的噪聲也會(huì)發(fā)生混疊。但是在高頻（幾兆赫茲的時(shí)鐘頻率）應(yīng)用領(lǐng)域，白噪聲占主導(dǎo)地位，閃爍噪聲對(duì)系統(tǒng)噪聲的貢獻(xiàn)可以忽略，在噪聲混疊情況下尤為如此。（S/H）結(jié)構(gòu)采樣保持電路的功能就是對(duì)不斷變化的模擬信號(hào)瞬時(shí)值采樣并對(duì)采樣值進(jìn)行一定時(shí)間的保持，實(shí)現(xiàn)連續(xù)模擬信號(hào)到離散模擬信號(hào)的轉(zhuǎn)換并傳輸給下一級(jí)處