【正文】 tion, a number of CLA by the Manchester circuit and the number of chain structure of the adder circuit. Starting from the theoretical research on a variety of insight into the structure of the working principle and then design schematic. Based on the schematic, first of all in the NCVerilog functional simulation environment to determine its correct logic function。 carrylookahead。 signal synchronization 西南交通大學本科 畢業(yè)設計 (論文 ) 第 VI 頁 目 錄 摘 要 ....................................................................................................................... IV ABSTRACT........................................................................................................................ V 第 1 章 緒 論 ...............................................................................................................1 加法電路概述及應用 ....................................................................................... 1 CADENCE VIRTUOSO 開發(fā)平臺簡介 .......................................................... 1 Verilog 硬件描述語言 簡介 ............................................................................ 3 本文主要內容 ................................................................................................... 4 第 2 章 全加器加法電路設計與研究 ...........................................................................5 1 位全加器概述及電路設計 ............................................................................ 5 半加器結構全加器電路分析與設計 .....................................................5 鏡像結構全加器電路分析與設計 .........................................................7 兩種加法器綜合性能比較 ...................................................................13 多位全加器電路與版圖設計 ........................................................................ 13 第 3 章 超前進位加法電路設計 .................................................................................21 超前進位加法電路概述及工作原理 ............................................................ 21 超前進位加法器電路設計及仿真 ................................................................ 22 16 位超前進位加法器電路與版圖設計 ........................................................ 31 第 4 章 曼徹斯特進位鏈加法電路設計 .....................................................................41 動態(tài)電路概述及曼徹斯特進位鏈加法器原理分析 .................................... 41 曼徹斯特進位鏈加法器設計與仿真 ............................................................ 43 曼徹斯特進位鏈加法器電路優(yōu)化 ................................................................ 47 第 5 章 加法電路性能比較 .........................................................................................52 結 論 .......................................................................................................................53 致 謝 .......................................................................................................................54 參考文獻 .......................................................................................................................55 附 錄 .......................................................................................................................57 西南交通大學本科 畢業(yè)設計 (論文 ) 第 1 頁 第 1 章 緒 論 加法電路概述及應用 算術運算是數(shù)字系統(tǒng)的基本功能，更是計算機 中不可缺少的組成單元。加法器的主要功能是實現(xiàn)兩個 1位或多位二進制數(shù)的加法運算，求出各位和及對應的進位信號。 本文分析研究幾種常見的加法電路設計方案， 如全加器加法器、超前進位加法器和曼徹斯特進位鏈加法器等典型結構的加法電 路 ，對加法電路的工作原理進行深入剖析；在數(shù)字電路設計中，電路的結構優(yōu)化顯得 尤其重要，同一電路，采用不同的 方案進行設計，其性能指標可以出現(xiàn)較大差異；另 外，晶體管尺寸，以及版圖的布局布線方式都對最終生成的電路性能有著重大影響。由于低功耗，高速，大噪聲容限心臟易于設計等固有特點， CMOS集成電路已經(jīng)成為當今的主流技術。 CADENCE VIRTUOSO 開發(fā)平臺簡 介 Cadence Design Systems (Electronic Design Technologies)、程序方案服務和設計服務供應商。 Cadence 公司的電子設計自動化 （ Electronic Design Automation）產(chǎn)品涵蓋了電子設計的整個流程，包括系統(tǒng)級設計，功能驗證， IC 綜合及布局布線，模擬、混合信號及射頻 IC 設計，全定制集成電路設計， IC 物理 驗證， PCB設計和硬件仿真建模等。 Virtuoso Schematic Composer 原理圖設計工具支持多層次原理圖輸入，可進行底層模塊調用。邏輯功能仿真在數(shù)字領域的設計顯得尤其重要 ，它可以在設計之初對電路的邏輯功能進行驗證，以免出現(xiàn)由于電路設計或連線出現(xiàn)的問題而導致的不必要麻煩。 NC－ Verilog 是一款方便高效的邏輯仿真器 ，它將 高性能仿真工具的功能和交互設計環(huán)境的靈活性結合在一起 ，可以在整個 ASIC 設計過程當中使用。 模擬仿真： 模擬仿真是對電路實際工作情況進行模擬，是最終決定電路實際性能的主要因素之一；因此，其重要性不言而 喻。 Spectre和 NC－ Verilog有機結合，實現(xiàn)真正意義上的混合電路仿真。 本設計使用的仿真器為 NC－ Verilog和 spectre。 Virtuoso XL 系列工具提供了強大的交互式版圖功能來增強定制 IC設計的生產(chǎn)率。設計者工作的對象是線，孔及器件，包括晶體管，電阻，電容等，而不是傳統(tǒng)的單個的幾何圖形。同時，這也消除了學習兩種不同工具命令的必要性，從而提高了版圖設計任務的生產(chǎn)率。該工具內嵌的布線工具，使設計者可以輕松面對定制 IC的布線問題 。文本輸入包括 Verilog和 VHDL兩種格式， Verilog具有其獨到的優(yōu)越性，它類似于 C等高級計算機語言，使用者更容易掌握； 因此，在工業(yè)界 ，絕大多數(shù)設計人員采用 Verilog。在輸入完成后，可以針對兩種不同的輸 西南交通大學本科 畢業(yè)設計 (論文 ) 第 3 頁 入進行邏輯仿真，以驗證初始的輸入是否達到設計要求。 版圖工具： Cadence的 Virtuoso XL 系列工具 （ Layout Editor， Custom Placer， Custom Router） 。 DIVA是 Cadence 軟件中的 驗證 工具集，用它可以找出并糾正 設計 中的錯誤：它除了可以處理物理版圖和準備好的電氣數(shù)據(jù)，從而進行版圖和線路圖的對查 （ LVS）外。 DIVA 工具集包括 （ 1） 設計 規(guī)則檢查 （ DRC） ，（ 2） 版圖寄生參數(shù)提取 （ LPE）（ 3） 寄生電阻提取 （ PRE）（ 4） 電氣規(guī)則檢查 （ ERC）（ 5） 版圖與線路圖比較程序 （ LVS） 。例如：要執(zhí)行 LVS 就先要執(zhí)行 DRC。 本文原理圖 設計使用 Virtuoso Schematic Composer 作為設計輸入工具，參數(shù)仿真使用 Cadence 的 Spectre 仿真器。 Verilog 硬件描述語言 簡介 早在 1984 年， Gateway Design Automation 公司開始了 Verilog 硬件描述語言的研發(fā)。 Verilog 最初是一種靠住址環(huán)境支持的專利語言，是第一種能夠支持 混合層次（ mixedlevel）設計表達方式的語言。 仿真環(huán)境提供了功能強大的方法，不但能用于數(shù)字系統(tǒng)的設計，不能進行數(shù)字系統(tǒng)的測試，即對正在進行的數(shù)字系統(tǒng)設計進行驗證 [4]。第一個關鍵因素是，在 Verilog 語言中引入了編程語言接口（ PLI）。如果用戶明白了如何開發(fā) PLI，并成功地采用Ve rilog 擴展了自己的仿真環(huán)境 ，那么這些用戶就能成為真正的 Verilog 贏家。從 1987 年到 1989年期間，公司曾努力與 Motorola,NationalUTMC 等 ASIC 廠商在 Verilog 應用和開發(fā)方面加強合作，這些工作使得 Verilog 在這一領域逐漸占據(jù)了主導地位。隨著 ASIC 制造廠商提倡使用 Verilog， Verilog 仿真器械逐漸被 ASIC 制造廠商認可，作為接收設計制造訂單時的簽字認可測試工具。最后一個關鍵因素是， 1987 年 Synopsys 公司引入了以 Verilog 為基礎的綜合技術，從而支持了Verilog 取得成功。 VHDL（ VHSIC Hardware Description Language，甚高速集成電路硬件描述語言）的出現(xiàn)，得到了許多其他 EDA 廠商的強力追捧，使得 VHDL 很快被批準成為IEEE1364 標準。這些增補都已經(jīng)歸入最新推出的 Verilog 標準， IEEE1364－ 2020。 本文主要內容 本文從加法電路基本原理入手，以 CMOS 電路的載體， 對 幾種常見加法電路設計方案進行分析和研究，其中包括全加器加法電路、超前進位加法電路和曼徹斯特進位鏈加法電路等，對各種結構的優(yōu)劣進行比較。在電路設計過程當中，我們一方面要使電路的性能盡可能好，又必需同時考慮成本問題，因此通常需要做一個折中。 本論文的結構如下： 第一章是緒論，介紹課